priskirti Inout viela (verilog)

[spman]

Turiu wriiten SRAM kodas:

 modulio t5 (adr, IO, CLK, RWL, ResetL); žaliava [02:00] adr; įvesties Clk, RWL, ResetL; Inout [07:00] IO; raj [7 : 0] r [07:00]; sveikasis i; visada @ (posedge Clk arba negedge ResetL) jei prasideda (i = 0; i <8; i = i +1) R [i] (ResetL!)

 

[yanzixuan]

modulyje tt5, IO turėtų būti raj tipo, ne viela ...

 

[RBB]

Pabandykite kažką panašaus į tai ..

 vielos [10:00] IO; raj [10:00] IOreg; priskirti IO = IOreg; pradinio pradėti IOreg = tam tikrą vertę; # (kurį laiką) IOreg = tam tikrą vertę; # (kurį laiką) IOreg = {10 {1'bz}} / / tristate pabaigoje