Pradinės nėra synthesizable ..

K

kumar_eee

Guest
Kodėl Pradinė (verilog) pareiškimas nėra synthesizable ?.....

 
pradinis sakinys yra naudojami tik patikrinti mūsų dizainas, negali aprašyti nekilnojamojo grandinė.

 
Nekilnojamojo grandinę, yra reset signalas inicijuoti signalą."Pirminis" ataskaita yra tik behaviorl.ne synthesisable.

 
Nesutinku.Manau, kad pradinis teiginys yra ne tik todėl, kad synthesizeable įrankiai prekybininkų nerūpi ją įgyvendinti.FPGA sintezatorių galėtų pasinaudoti pradinį pareiškimą iš anksto registruotis vertybes.Tai man sutaupyti daug laiko, nes dabar turiu naudotis nevikrus pardavėjas konkrečių metodų inicijuoti registras matricos.

 
labas
kaip, kaip aš žinau, kaip galima u initialise vertės signalą iš pradžių, o vėliau ir poreikis signalas turėtų gauti priskiriamos remiantis Valio grandinė .. logikaKaip tai įmanoma? kaip gali u pasakyti, kad pirmą kartą, ir poreikį initialise su vertybėmis ir turi nustatytą ir tada naudoti logika? todėl sintezatorių ignoruoti pradinis komandos ...

linkėjimai

 
Šiandien modernizuotos, kad nauja versija Xilinx ISE 8.1i.Jo FPGA sintezatorius dabar supranta pradinis atskaitomybėje.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Teisingai apibendrinti šį testą kodą, įskaitant iniciacijos iš atm ir addr:
Kodas

modulis viršų (CLK, out);

input CLK;

reg [7:0], mem [0:255];

reg [7:0] adr;

produkcija reg [7:0] Out;integer X

pradinis Pradžia

addr = "H55;

for (x = 0, x <256; x = x 1)

MEM [x] = (X [0], x [1], x [2], x [3], X [4], x [5], x [6], x [7]) / / atvirkštinių bitai

pabaigavisada @ (posedge CLK) Pradžia

adr <= addr 1;

out <= Mem [addr];

pabaiga

endmodule
 
Manau, FPGA iniciacijos yra lengva dėl jos apkrovos galia.ASIC bet ne taip, verilog nepalaiko inicialus.

 
Ar yra geras būdas sužinoti, kokia operacija synthesizeable o kurios ne (tiek VHDL & verilog)?

 
noloser rašė:

Ar yra geras būdas sužinoti, kokia operacija synthesizeable o kurios ne (tiek VHDL & verilog)?
 
noloser už Xilinx ISE, skaityti "XST vartotojo vadovas", skyriuje "Verilog Language Support" arba "VHDL kalba Pagalba".

 
Bet eilės logika ląstelių arba atminties elementas turi būti inicializuoti.Nors galima naudoti pradinį pareiškimą imituoti įjungimo, kuriantį logika imituojant pradinis teiginys yra sunku.Vietoje to naudokite Reset taip ir sintetinti

visada @ (posedge laikrodis arba negedge reset)
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 
Kiek aš žinau, pradinė yra tik raštu bandymų suoliukai ....Bet čia aš turiu tiek daug paaiškinimų ...

Ačiū visiems ...

K. Kumar

 
Kaip apie aritmetinę operaciją ( -/*) naudoti per VHDL moduliu / proceso; yra tokia operacija synthesizable ar tai tik modeliavimo tikslas.

 
noloser rašė:

Kaip apie aritmetinę operaciją ( -/*) naudoti per VHDL moduliu / proceso; yra tokia operacija synthesizable ar tai tik modeliavimo tikslas.
 
Ar tai reiškia, aš esu leidžia užfiksuoti forma logika įėjimo vektoriaus, paversti juos į integar Kintamasis / signalas, tada kai kurie Arith operaciją vertė ir grįžti kaip viršutinė riba, todėl ir ciklas.Ar ši struktūra synthesizable dėl FPGA mikroschema?Atsiprašau, aš tik žinau kaip rašyti VHDL, kad galėtų ką nors tiesiogiai man šiuo klausimu, ačiū partijai!

 
Aritmetika ir pradinio atskaitomybė ir synthesizable į FPGA, jei jūsų programinė įranga yra nepakankamas.
deficient, but are slowly improving.

Saugokitės, kad dauguma programinės įrangos yra
netobuli, tačiau pamažu gerėja.Daugelis žmonių neteisingai suprasti programinės įrangos trūkumus, kalbos trūkumų.Daugelis vadovėlių įamžinti šią klaidą.

noloser - Aš nežinau, apie VHDL "už" kilpų.

 
Hi echo47

ar atidėti # pradinio ir visada struktūra gali būti pagaminamos ISE 8,1 dabar?

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Klausimas" border="0" />Aš vis dar naudoja ISE7.1.4

 
Versija 8.1i nėra sintetina # vėlavimas visur.Tai suprantama, nes Xilinx silicio nesuteikia jokių Nice sukalibruotas vėlavimą.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top