Pradėti VHDL į Takt

[jowong1]

Sveiki, man buvo įdomu, jei kas nors turėjo patirties veikia VHDL failus Cadence aplinkoje. Ką reiškia tai, kad jūs rašė kai VHDL failo design.vhd ir tada supposingly importo į Cadence ir generuoti subjektas ir struktūrinės ir simbolis. Tai kiek aš, bet tada, kai bandau imituoti jį, aš susiduria su 2 problemos: 1) Nesu tikras, ką mano stimulas yra, nes VHDL yra skaitmeninės ir jei aš naudoju Analoginis Aplinka, viskas yra analogas. 2) Jis saugo sakydamas kažką panašaus į tai "KLAIDA: Netlister: nepavyko nusileisti į bet kurį iš vaizdų apibrėžta peržiūrėti sąrašą:" šmėkla cmos_sch cmos.sch subjekto struktūrinių schematiškai veriloga ahdl, bet ne ", pavyzdžiui I4 ląstelių teismą." bent subjektas ir struktūrinės cellview ten pavyzdžiui I4. Aš darau ką nors blogo? Ačiū

 

[edaguy69]

Naudokite Cadence LDV.

 

[spweda]

Leonardo buvo nebepalaiko Cadence. Jis buvo pakeistas Incisive.

 

[gerryhsu]

[Quote = spweda] LDV buvo nebepalaiko Cadence. Jis buvo pakeistas Incisive. [/Quote] LDV vadinamas VGS į naują versiją

 

[jowong1]

Sveiki, aš įdiegti VGS paketas, bet aš galiu tik atrodo, kad tai Verilog į AMSDesigner bet ne VHDL, ji sako, ji negali leistis į cellviews kad aš konkretus. Kadangi VHDL su vaizdu, pavyzdžiui, "subjektas" ir "elgesys", aš įpareigoti vieną iš mano blokas elgesys, nes jis elgsenos apibrėžtas, bet ji sako, ji negali leistis į elgesį cellview. Kaip man sukurti elgesio nuomone naudoti VHDL-In Ačiū už pagalbą