Prašome padėti man su mano Dizainas - Aš visiškai iš idėjos

[krishnanice]

Sveiki ppl. Aš bandau pateikti savo dizainą 4PCB.com vaikinai ir prieš man, kad aš turiu pateikti savo Gerber failus (R274X) www.freeDFM.com . Kai aš paleisti Cadence KDR patikrinti, gavau jokių klaidų, bet kai aš pateikiami šie vaikinai mano dizainas, aš visada gauti tos pačios klaidos, neatsižvelgiant į pakeitimus, kuriuos atlikau. Aš naudojant Cadence 15,2. Prašome padėti man čia yra klaidų nuorodą https://www.freedfm.com/freedfm/0009522901513742/results/summary2.htm Aš tikrai donot suvokti problemą. Aš vertiname jūsų pagalbą. Krišna

 

[Siniša]

Jūs tikriausiai nebuvo sukonfigūruoti projektavimo taisykles tinkamai tikrinti. Skaityti pirmą kartą PCB gamintojai svetainėje kokios plotis, klirensas, ir tt suvaržymus, su kuriais jie turi, ir nustatyti savo dizaino taisykles. Pvz. min 10mil klirensas, 10mil minimalus plotis. Kiekviena šių savo ataskaitoje nuotraukų pasakys tiksliai ten, kur klaida, visi jūs turite padaryti, tai perskaityti ir patikrinti savo dizainą.

Nepakankamas Soldermask patikrinimas (11 pažeidimų) Reikalavimai: Mes reikalaujame, yra mažiausiai 0,003 didesnė nei vario trinkelėmis "soldermask klirensas Tai pasiekti soldermask reljefo 0,006". Rezoliucija: Nors per mažas palengvėjimas gali sukelti jūsų pagalvėlės soldermask būti iš dalies padengti, per didelis klirensas gali sukelti žymių būti veikiami, sukelia problemų montuojant. Geriausias būdas yra nustatyti savo soldermask reljefo 0,006 in didesnis nei susijusių trinkelėmis. Nepakankamos žiedinis žiedas (6 pažeidimai) Reikalavimai: Mes reikalaujame bent 0,005 "žiedinis žiedas Vias 0,007 minimalus" komponentas skyles. Rezoliucija: Visi išdėstymas paketai teikia tai DFM patikrinti. Nustatymas pakankamai žiedo formos žiedas maketą įranga yra priimtiniausias būdas, kaip varis tarpai bus išlaikytas.

 

[sigint]

Jūsų dalys pastatytas naudojant parametrus, kad boardshop negali priimti (apie 5 mln. Žiedinis žiedas daug parduotuvių nesiskundžia, tačiau trūksta soldermask tarpeliai klaida) - jūsų lengvai variantas - tegul valdybos parduotuvė nustatyti šių - tačiau reikia nepamiršti, turite grįžti atgal ir nustatyti savo simbolius ir padstacks. SIGINT

 

[abhi002]

Sveiki, Krišna, gali būti įmanoma, kad UR projektavimo programinės įrangos nėra šių tipo patikros (egannular žiedas) ir tai akivaizdu, nes jie yra labai specializuota DFM checks.So, prieš siunčiant į gamintoją, ir turi būti taikomi šie patikrinimai UR dizainą, jei ir nori geros kokybės PCB. , Jei kadencijų šių patikrinimų rūšis, tada geras kitaip ir reikia eiti, bet DFM programinės įrangos. Linkėjimai,

 

[krishnanice]

Siniša, Signit ir Abhi Ačiū daug jūsų atsakymus. Jis tikrai padėjo man suprasti, kas tiksliai vyksta. Iš tiesų, aš ne visai grįžtamąjį ryšį iš 4PCB vaikinų. Bet kokiu atveju, aš modifikuotų žiedo formos žiedai ir Cadence. Yra įrankis, vadinamas VSD numatytą patikrinimą Gamyba skyriuje. Galima nustatyti, kad pagal nutylėjimą Parametrų. Turėtume pirmiausia spustelėkite Vykdyti audito ir tada EXPLORE PAŽEIDIMUS. Tada jis tiksliai klaidą poziciją ir apprently, klaida gali būti ištaisyta. Aš esu visiškai tikras, kad jums gali būti jau žino, tačiau ne atvirk vartotojams informaciją. Dar vienas dalykas, turiu šiek tiek XD klaidų problema. Aš pridedamas zrzutek. kai ji PP, turėjau suprasti, kad aš pakeisti PIN kodą, PIN tarpai apribojimų skyriuje, bet aš ne tiksliai gauti XD (Jei matote pridėtus failus - XD viduje kondensatorių ir kitų dalių) . Aš niekada suprato, ką tiksliai yra. Bandžiau keisti visus apribojimus ir jis niekada nedirbo. , Taip pat, kai aš paleisti VSD patikrinti, ji sako, kad "komponentas yra negerai orientacijos", bet aš negali suprasti, tirpalas. Pagalba yra vertinama. Ačiū!