M
Mad ID
Guest
Labas.
Aš dirbu "visi skaitmeniniai" PowerLineCommunication (PLC) projektą.Paskirtis lustas yra Xilinx Sparan 3 FPGA.
Tai mano pirmasis (tikrasis) ryšių projektas ir aš šiek tiek įstrigo
<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Liūdnas" border="0" />Aš ieškojau visose Costas Loop informaciją internete.Tačiau daugelis iš jų tik pagrindinę informaciją apie linijos (pagrindinės lygtys).
Mano klausimai yra:
Kaip optimaliai dizaino linijos atsiliepimus?Kaip turėtų būti klaidos signalo valdymo puskarininkių?(Norėčiau pamatyti lygtis, jei įmanoma)
Ir kas 2 linijos pralaidumo filtrus.Be BPSK, duomenų spektras begalinis (idealus 010.101 atveju, tai yra grynas stačiakampis signalas).Kiek harmonikų filtrai turi praeiti?
Prašau, jei kas nors žino apie literatūrą, kad dėmesys sutelkiamas į visus skaitmeninio PLL kilpos kaip Costas išsamiau.Labai tau ačiū.
Aš dirbu "visi skaitmeniniai" PowerLineCommunication (PLC) projektą.Paskirtis lustas yra Xilinx Sparan 3 FPGA.
Tai mano pirmasis (tikrasis) ryšių projektas ir aš šiek tiek įstrigo
<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Liūdnas" border="0" />Aš ieškojau visose Costas Loop informaciją internete.Tačiau daugelis iš jų tik pagrindinę informaciją apie linijos (pagrindinės lygtys).
Mano klausimai yra:
Kaip optimaliai dizaino linijos atsiliepimus?Kaip turėtų būti klaidos signalo valdymo puskarininkių?(Norėčiau pamatyti lygtis, jei įmanoma)
Ir kas 2 linijos pralaidumo filtrus.Be BPSK, duomenų spektras begalinis (idealus 010.101 atveju, tai yra grynas stačiakampis signalas).Kiek harmonikų filtrai turi praeiti?
Prašau, jei kas nors žino apie literatūrą, kad dėmesys sutelkiamas į visus skaitmeninio PLL kilpos kaip Costas išsamiau.Labai tau ačiū.