post sintezės modeliavimas

[lhsj81]

Hi All,

Ar kas nors conirm man, kaip įtraukti techninė bibliotekos failus ir reikia UDP į susintetintas verilog netlist, kad galėčiau paleisti modeliavimas naudojant ncsim?Aš tiesiog norintys patikrinti netlist funkcionalumą, todėl jokių SDF rengiant padaryta su laiko patikrinti neįgaliesiems.

Iki šiol aš įtraukti bibliotekų naudojant "apima direktyvos (visų netlist.v), tai yra teisinga?Arba aš turėtų būti naudojant "uselib?

Kai apima `uselib direktyva, išmeta klaidą sudarytojas sakydamas, kad bibliotekos, kad aš su sąlyga negali būti verčiami į lib = <lib> (aš naudoju nclaunch / ncvlog / ncvhdl ir RTL_compiler).

Ačiū,

 

[no_mad]

labas,

Jūs turite šią galimybę:
-y <katalogą> libext . v -> nurodykite lib directory būti naudojami
V <filename> -> nurodykite lib failas turi būti naudojamas

Savo X-kadencija, tipas> ncverilog-help.
Pamatysite visus paramos brūkšnys puslapį.

Hope it helps.

 

[lhsj81]

Labai ačiū už atsakymą,

Aš iš tikrųjų buvo įdomu, ar tai gali būti naudojama su VHDL bandymo stendo.

ncverilog atrodo imtis verilog testbench (arba top vienetas) nuo ncverilog tik ragina visas tris funkcijas, ncvlog, ncelab, ncsim ne vienu ypu.Please correct me if I am wrong.

I was wondering, jei aš tai padaryti nclaunch, daugiabučiuose žingsnio režimu.Kada ir kur turėčiau įtraukti Tech lib ir UDP failus?

Thanks again!

 

[no_mad]

Hi lhsj81,

Sąžiningai, aš nesu susipažinęs su nclaunch daugiametės žingsnio režimu.Taigi, sorry I cant help you much.

Gal kas nors gali pasidalinti savo patirtimi su mumis.Ačiū.

 

[lhsj81]

Labas,

Aš po to, ką jums patarė man į ankstesnį atsakymą, kuris buvo naudojant ncverilog komandą.

Galiu iš karto naudoti ncverilog per nclaunch komandų eilutėje importo verilog netlist kartu su technologijų libs ir UDPs į worklib ir naudoti ncshell sukurti komponentas deklaracija verilog failą VHDL.

Aš tada tikrinamas cds.lib, ir matau, kad reikia Tech libs buvo importuoti tinkamai.Tada aš rengiami VHDL testbenches, be jokių klaidų, tačiau dabar aš atėjau per kitą problemą (kurios aš po vakar skirtingai )....

Kai aš dabar parengti projektą, su laiko kontrolės neįgaliesiems, ir kai aš paleisti modeliavimas, toliau nurodomi signalai yra gaunami:
1) kai reset yra mažas, visi išėjimai yra inicializuoti tinkamai
2) kai reset yra didelis, po 3 ciklo sąnaudų laikrodis, visi išėjimai tampa "X" (don't care) narė

Tiesą sakant, jei visi rezultatai yra "x" ...net ten, kur aš tikrai reikėtų pradėti derinti ... Ar kas nors gal kartais žinau kas aš gali būti darome neteisingai?

Ačiū,