post-sintezė ModelSim klaidą

[arbalez]

Gavau šį ModelSim problema po imituojanti po sintezės dizainas iš quartusII.Kodėl tai vyksta?bandžiau pakeisti rezoliuciją 1 PS, 1 ns, ir net 1 mumis, bet vis modeliavimas neveikia tinkamai.tai turime daryti su VHDL dizainas kodas ir jo testbench?arba dėl to, priemonė susijusi problema?# ** Error: (vsim-3601) Iteracja limitą laiko momentu 0 mumis.# ** Pastaba: (vsim-3602) Vėlavimas buvo sutrumpintas metu rengiant projektą.Thank you in advance.

 

[echo47]

Panašiai kaip savo testbench klaidą.Paieška ModelSim vartotojo vadove žodis "trunctated", arba frazė "iteracijos" riba.

Jei parodyti mums nedidelis pavyzdys, gal kas nors gali padėti Jums geriau.