Porozmawiajmy apie šį PLL dizainas

[xihuwang]

Max:
A PLL dizainas didelis dvipuse amplitude Jitter.
Dizaineris mano:
1.Šis defektas įvesties ir išvesties buferio (nuoroda į pic 1 žemiau, kai
atskaitos dažnis 100MHz, bandymas dėl dvipuse amplitude
Jitter į Fref yra 680ps)
2.Proceso variantus kondensatorių į kilpą filtras 90nm
gali būti priežastis didelių Jitter į PLL dizainas.

Mano klausimai yra:
1.Kodėl ir Kaip defektas buferio gali sukelti didelių Jitter, ir kaip
į resove problema (Arba kaip dizainas buferinėje sumažinti Jitter)
2.Dizainerio nuomone, kitų priežasčių yra ta, variaton nuo filtro dangtelį.
Bet manau, kad gal rezistorius vertę
savo variantus gal priežasties.
Dizaino naudojimą jungiklis dangtelį CKT dirbti kaip rezistorius į LPF.
Taigi, mano klausimas yra Orai jungiklio dangtelį rezistorius gali tinkamai dirbti
į PLL.Ar naudojamos tokios SC rezistorius sumažinti lusto plotą?
Šis klausimas yra labai svarbi man svarbu man sužinoti
būdu įgyvendinti rezistorius vietoj fizinės rezistorius (toliau
tikslinių procesas's lapas rezistorius yra per maža)

Ačiū pirmyn!<img src="http://images.elektroda.net/66_1247278078_thumb.gif" border="0" alt=""/>
<img src="http://images.elektroda.net/54_1247277572_thumb.gif" border="0" alt=""/>

 

[saro_k_82]

1.Įvesties buferio paprastai konvertuoja sine wave kvadratinėmis banga., Kurie reikalauja didelio pelno, ir turi didelę ISF.Taigi galima pridėti daug triukšmo.Išėjimo buferis turi vairuoti didžiulį apkrovų ir ji yra gana jautri tiekimo triukšmo.
2.Proceso variantus kondensatorius negalėjo būti dėl didelio Jitter.Pirmiausia jis negali pakeisti trumpą laiką, Antra pakeisti vertė turėtų būti pakeista į BW tik nedidelę sumą. Ši cant parodyti kaip didžiulis Jitter nes nėra aštrių optimalų (Cap pakeisti būtų nieko, palyginti su KVCO pasikeis procesą, temperatūros ir dažnį).
3.Praktiškai atveju tai, kad jūs turite pakeičiamas faktinė rezistorius su komutuojamų dangtelis gali pritraukti daug Jitter.