PLL vėlavimo dažnio dauginimo

[buenos]

Hi yra tai yra būdas palaipsniui užrakinti PLL prisidėti prie jo išėjimo naudojant PLL dažnio dauginimo? mes guarante įvesties ir išvesties kraštų fiksuotą ryšį statinio laiko aspektas? tai priklauso nuo PLL arba FPGA lustas, arba mes niekada galite užrakinti? Prašau tai suprasti, jei tai tikrai būtina naudoti asinchroninis FIFO SERDES siųstuvai.

 

[FvM]

Paprastai, PLL išėjimo etape gali būti koreguojama tokiu būdu, kad sinchroninio į įėjimo ir išėjimo laikrodis domenų pervedimai tarp galimų. Tai taikoma bent keli 100 MHz taktinį dažnį. Aukštojo dažnių skirtumas yra galbūt per mažas, kad būtų pasiekta patikimų laiko uždarymo.

 

[buenos]

yra šiek tiek appnote aprašyti šį? ar tai paminėta, pavyzdžiui Xilinx duomenų lape? 3.1Gbps 8b10b koduotas sąsaja, mes norėtume turėti 310MHz lygiagrečiai vyksta serdes autobusas ... Aš skaitau knygą, kad nuorodos į IBM serdes TL šerdį, kurią naudoja FIFO, Tx.

 

[FvM]

Gbit greitis, turite naudotis specialiais aparatūros SERDES, bet kuriuo atveju. Taigi, jūsų klausimas yra faktiškai spręsti specfic aparatūros projektavimo jūsų tikslinė FPGA. Siųstuvo kelias galbūt apima fazės kompensacijos FIFO. Šiuo atveju, jūsų pradinio klausimo, jei jis yra "tikrai būtina jį naudoti" nėra taikomas vartotojas.