PLL modeliavimo problema

[wccheng]

Dear all, Aš imituoti trumpalaikis ir į schematinis vaizdas PLL. Tačiau jis taip keistai į mane. Pirma, aš sukūrėme QVCO. Tai virpėti 4GHz ne 0.9V Vctrl įtampos. Turiu įtraukti produkcijos pakrovimo, kai aš dizainas QVCO. Vėliau aš visą PLL modeliavimo rezultatas. Ji nustatė, kad Vctrl = 0.7V, norint gauti stabilios. Tačiau, mano partneris, naudojant tą pačią grandinę ir paleisti į kitą kompiuterį modeliavimas. Ji suteikia Vctrl = 0.85V siekiant gauti stabilios. Kodėl tai vyksta? Ar aš turiu nustatyti kažką modeliavimas, siekiant gauti atitinka išeitis? Ačiū wccheng

 

[tlihu]

Tas pats netlists? Tas pats modelis parametras? Bet koks skirtumas? OS? Prašome suteikia daugiau informacijos.

 

[wccheng]

visi tokie patys [size = 2] [color = # 999999] Pridėta po 3 valandos 6 minutės: [/color] [/size] Ar transisent laiko žingsnis įtakos modeliavimo rezultatas per visą PLL modeliavimo?

 

[LvW]

[Quote = wccheng] Ar transisent laiko žingsnis įtakos modeliavimo rezultatas per visą PLL modeliavimas [/quote] Žinoma, jis bus? - Bent jau jei laiko žingsnis yra aukščiau tam tikros ribos. Kitas klausimas: Ką reiškia su "gauti stabilų"? Ar tai reiškia, kontūras užrakintas?