PLL išsamiai

A

AdvaRes

Guest
Sveiki, grupės nariai,

Aš naudoju knygoje Gadner kaip nuoroda į suprasti PLL suprojektuotas ir kaip veikia jos įvairiais blokus.Tačiau, kai aš bandžiau suprasti nuodugniai šiuos klausimus,
mes pastebėjome, kad knygos, taip pat dauguma dokumentų Books nesvarsto konkrečių atvejų ir konkrečią situaciją ir functionning iš PLL.
Man reikia jūsų pagalbos, kad suprasti šių undiscussed klausimus.
Tegul apsvarstyti PLL sudaro PFD, CP, filtrą, a VCO ir dažnio daliklis.

1 - PFD naudojamas nustatyti dažnio bei fazės.
Vienas esminis jei nebus aptariami kai reset signalų tuo pačiu metu (arba prieš trumpą laiką) su laikrodžio signalas, kad vairuojantis PFD.
Tokiu atveju, DfF concerened šio laikrodžio signalas nėra nustatyti ir VCO įtampos pasikeis į opposit kryptimi.Šis reiškinys yra pakartojamas undefinetely ir VCO Vtune bus svyruoti.
Kaip mes galime išspręsti šią problemą?

2 - Kai PLL blokuoja VCO Vtune stabilizuosis ties Vf.Jei aš gerai undestood, filtras sukurtas naudojant įvesties informacija Vf ir CP dabartinės ICP.
Į Perdavimas funkcija filtro yra Impedancja Z (s) = Vf (-ai) / ICP (-ai).
Jei mes apskaičiavimą galima nustatyti visus caracteristics mūsų filtro sąlygas Atsparumas ir capacitances.Bet kai mes naudojame mūsų filtro viduje PLL mes neturėtų stebinti, jei laukiamų rezultatų nerasta.Iš tikrųjų tai yra normalus reiškinys, nes mes nepaisyti papildomai Impedancja į VCO įvedimo.
Kaip mes galime nustatyti VCO įvesties prieš dizainas filtro kad bendra varža Z (-ai) apima impeance iš VCO įvedimo?Visi jūsų atsakymus ir komentarus Welcommed.

Linkėjimai,
Advares.

 
Aš atsiprašau, ir aš stengsiuosi paaiškinti po manau apie tai.Parašytas po 23 minučių:AdvaRes rašė:

Sveiki, grupės nariai,Aš naudoju knygoje Gadner kaip nuoroda į suprasti PLL suprojektuotas ir kaip veikia jos įvairiais blokus.
Tačiau, kai aš bandžiau suprasti nuodugniai šiuos klausimus, mes pastebėjome, kad knygos, taip pat dauguma dokumentų Books nesvarsto konkrečių atvejų ir konkrečią situaciją ir functionning iš PLL.

Man reikia jūsų pagalbos, kad suprasti šių undiscussed klausimus.

Tegul apsvarstyti PLL sudaro PFD, CP, filtrą, a VCO ir dažnio daliklis.1 - PFD naudojamas nustatyti dažnio bei fazės.

Vienas esminis jei nebus aptariami kai reset signalų tuo pačiu metu (arba prieš trumpą laiką) su laikrodžio signalas, kad vairuojantis PFD.

Tokiu atveju, DfF concerened šio laikrodžio signalas nėra nustatyti ir VCO įtampos pasikeis į opposit kryptimi.
Šis reiškinys yra pakartojamas undefinetely ir VCO Vtune bus svyruoti.

Kaip mes galime išspręsti šią problemą?2 - Kai PLL blokuoja VCO Vtune stabilizuosis ties Vf.
Jei aš gerai undestood, filtras sukurtas naudojant įvesties informacija Vf ir CP dabartinės ICP.

Į Perdavimas funkcija filtro yra Impedancja Z (s) = Vf (-ai) / ICP (-ai).

Jei mes apskaičiavimą galima nustatyti visus caracteristics mūsų filtro sąlygas Atsparumas ir capacitances.
Bet kai mes naudojame mūsų filtro viduje PLL mes neturėtų stebinti, jei laukiamų rezultatų nerasta.
Iš tikrųjų tai yra normalus reiškinys, nes mes nepaisyti papildomai Impedancja į VCO įvedimo.

Kaip mes galime nustatyti VCO įvesties prieš dizainas filtro kad bendra varža Z (-ai) apima impeance iš VCO įvedimo?Visi jūsų atsakymus ir komentarus Welcommed.Linkėjimai,

Advares.
 
Taip jecyhale,
Aš naudoju trečiosios knygos versiją.
Reset yra signalas generuojamas iš naujo DfF į PFD kai nuoroda ir atsiliepimą laikrodžiai auga krašto aptinkami.

 
Reset signalas yra generuojamas, jei abi UP ir DW yra aktyvus.Įvyksta nedidelė CLK į Q pasiūlymo delsimo po didėja krašto.Taip pat NAND2, turintys nedidelį vėlavimą.Taigi yra minimalūs Aktyvūs kartus UP ir DW.

Klausimas praktikoje tai, kad dabartinis jungikliai dažnai lėčiau.Taigi jūs atidėti naujo ir sukurti ilgesnes minimalias Aktyvūs kartus UP ir DW.Tokiu būdu srovė gali atsiskaityti iki netoli visą vertę ir už integraciją per etapą skirtumas yra tiesinė vėl.

 
rfsystem rašė:

Reset signalas yra generuojamas, jei abi UP ir DW yra aktyvus.
Įvyksta nedidelė CLK į Q pasiūlymo delsimo po didėja krašto.
Taip pat NAND2, turintys nedidelį vėlavimą.
Taigi yra minimalūs Aktyvūs kartus UP ir DW.Klausimas praktikoje tai, kad dabartinis jungikliai dažnai lėčiau.
Taigi jūs atidėti naujo ir sukurti ilgesnes minimalias Aktyvūs kartus UP ir DW.
Tokiu būdu srovė gali atsiskaityti iki netoli visą vertę ir už integraciją per etapą skirtumas yra tiesinė vėl.
 
Gal galėtumėte įvertinti kokie yra minimalūs Aktyvūs laikas, PFD ir kokios perjungimo laikais dabartinių šaltinių.

Praktiškai santykis turi būti 2-5.

 
Į PFD aptinka Frequecnies nuo 500 MHz,
dabartinis šaltinį Ic = 2ľA

 
Ir ataskaitinis laikotarpis yra 2NS.Jei norite naudoti 80%, kad laikotarpio etapas reguliavimo veiksmų, nes minimalus Aktyvūs kartus prarado eksploatuoti, minimalus Aktyvūs kartų, turėtų būti

400ps

Naudodamiesi vadovas santykis 2-5, dabartinė šaltinių turėtų pereiti per

80-200ps

Norėdami 2uA srovės šaltinis atrodo gana greitai.Aš manau, kad VDSAT į dabartinę šaltinių yra mažas, todėl yra lėtas ir jūs nenaudojate mažiausias ilgis prietaisai.

 
rfsystem rašė:

Ir ataskaitinis laikotarpis yra 2NS.
Jei norite naudoti 80%, kad laikotarpio etapas reguliavimo veiksmų, nes minimalus Aktyvūs kartus prarado eksploatuoti, minimalus Aktyvūs kartų, turėtų būti400psNaudodamiesi vadovas santykis 2-5, dabartinė šaltinių turėtų pereiti per80-200psNorėdami 2uA srovės šaltinis atrodo gana greitai.
Aš manau, kad VDSAT į dabartinę šaltinių yra mažas, todėl yra lėtas ir jūs nenaudojate mažiausias ilgis prietaisai.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top