PLL dizainas

[urmiaboy]

Sveiki visi,

Man reikia sukurti mažas Jitter monolitinis PLL į CMOS technologija, bet aš donot sužinoti, kaip pradėti?please help me ..

 

[khouly]

frist ir turi gauti specifikacijas ir PLL ir nori ot dizainas
antra iškamantinėti dizaino lygtys su PLL sistemos lygmuo ir imituoti ji laiko ir S srityse "sistemos"
su MATLAB Simulink labai gerai atlikti šią užduotį

bandyti optimizuoti linijos parametrų, kad gauti geriausią sistemą.

trečiųjų pradėti grandinės lygyje,
žr. kiekvieno bloko su PLL, kaip ir jį įgyvendins

tada imituoti PLL dėl grandinės lygyje,
kad PLL compnent yra
PFD: fazės dažnio detektoriaus
CP: charge pump
LF: linijos filtras
VCO
ir dalytuvas

apsilankykite www.circuitsage.com
ir bandyti nacionalinių jie gerai simuliatorius
ir yra geros sistemos simuliatorius CPPsim

 

[sugar_luo2003]

Kadangi mažos jitter, keletas patarimų jums
1) VCO pats turi labai mažą fazės triukšmą iš PLL linijos pralaidumo
2) produkcijos Charge Pump turi labai mažas Silver kurių reikia geros rungtynės už dabartinius ir srovė.
3) Visos įstrižinės už grandinės turi labai gerą PSRR
4) Nepamirškite Power ekologiškų galima įdėti atsajos kondensatorių savo galia geležinkeliu.
5) Venkite triukšmo signalo įtakos įstrižinės signalas taip pat

 

[tucura]

Low Jitter galima "ciklo į ciklą" reikalingas laikrodis generatoriai ir
'rms' vietos generatoriai ir komunikacijos sistemas.Takto generatorius
žiedas generatorius gali būti naudojamas kaip VCO, naudojant LML inverteriais į
sumažinti jautrumą maitinimo triukšmo.Atidžiai kuriant
PFD sumažinti miręs laiko įtaka taip pat rekomenduojamas.
Naudoti kaip vietos generatorius yra VCO statyti aplink LC bakas
geriausias.Kuo aukštesnis Q cisternos,
tuo mažesnė rms Jitter.
Tipiška Klausimas dėl integruotos induktoriaus 4.

 

[purefen]

U gali analizuoti Jitter į fazinį triukšmą.ADS ir SpectrRF gali hlpe jums fininshing šių dalykų.Jis gali suteikti jums apačios į Jitter of ur grandinės, nes olny apskaičiuoti prietaiso triukšmo neįskaitant kitų triukšmui, kuris nuo maitinimo, informacijos ir substratas triukšmo.
Kaip rezultatas, ir turėtų būti atidžiai apie šių daiktų sau.
Jei norite sumažinti savo Jitter daugiau, geriau užsisakyti iš ciklo filtro yra kitaip.
FYI.

 

[ptoo30]

PLL mažai Jitter 1 iki 3Ghz
i donot žinoti dažnis todėl mano mąstymas yra teisingas, ar ne jums?
1 CMOs ic, naudokite 2 inverteriais tipo osilator (skelbimų galite rasti kaip saple)
i patirties dizaino colpitts tipo, deja fazinį triukšmą, buvo didžiulė, nes VDD ir birūs triukšmo
2 etapas noiseepends dėl Hz/1V: apsvarstant svyravimo C, L, MOSFETgm minimalus Kv turi būti suprojektuota
3 VDD triukšmo mažinimo daugiausia bendrų būdas sumažinti triukšmą: naudoti įtampos reguliatorius tik VCO ir padėkite induktoriaus ne VDD eilutę
At least 4 100um atstumu nuo didžiulio triukšmo generavimo MOSFET išvengti masinio triukšmo CMOS Epi vaflių atveju

 

[RC13]

urmiaboy rašė:

Sveiki visi,Man reikia sukurti mažas Jitter monolitinis PLL į CMOS technologija, bet aš donot sužinoti, kaip pradėti?
please help me ..

 

[jxzhang]

jei jis yra sudėtingos struktūros, jis turi paleisti MATLAB?

 

[CDRCDR]

Stenkitės naudoti Matlab atlikti sistemos imitavimo, LC talpykla VCO geras variantas jums