Phase Noise modeliavimas dalikliu ir už siurblio

[davidwong]

Kaip imituoti etapo triukšmo dalikliu ir už siurblį šmėkla?

Stengiuosi imituoti jį panašus nustatymą etapo triukšmo modeliavimas VCO.
Bet rezultatas atrodo neteisingas.
Kiekvienas žino, kaip ji imituoja?

 

[vfone]

http://eesof.tm.agilent.com/pdf/pll_seminar_howard_2006.pdf

 

[davidwong]

Aš perskaičiau tai prieš.
kad kodėl man reikia žinoti, kaip galima modeliuoti I etapo triukšmo dalikliu ir už siurblio?
be fazės triukšmo dalikliu ir už siurblio
Aš negaliu įvertinti visą PLL etapo triukšmas .......

 

[vfone]

Gerai, tu jį perskaityti.Bet ar jūs suprantate tai?
Šiame dokumente yra informacija, kurią reikia paleisti modeliavimas.

 

[davidwong]

kiek aš žinau, tai yra etapas triukšmo kiekvienas modulis (paskirstytojas, Charge Pump, VCO ir tt), paprastai kartu.tačiau šis dokumentas tik rodo, kad mes turime įtraukti etapas triukšmo kiekvienas modulis, bet kaip galima i got etapo triukšmo dalikliu ir už siurblio?Aš taip pat mačiau šiek ADS pavyzdžiui, triukšmo aukšte Charge Pump yra įtrauktas į etapo triukšmo modeliavimas PLL, bet don't tell me how can I got the noise floor .......
dėl triukšmo etapą paskirstytojas, I got some Lab informacijos iš universiteto išmokyti mane, kaip modeliuoti etapo triukšmo.
stengiuosi imituoti jį PSS ir pnoise.
bet kai aš naudoju triukšmo modeliavimo pav palyginti su pnoise triukšmo sklypas.
Manau, kad gali modeliuoti etapas triukšmo neteisingai.
dėl Othe vertus, aš negaliu rasti bet Cadence pavyzdžiui rankinio .....