Perdavimai parametras Dizainas Kompiliatorius

[amsut]

Parašiau Verilog kodą savo dizainą, kai sub modulis aš sparametryzowane juos. Dabar aš susiduria su problema, kad kai aš Vėl pervesti savo elgesio lygio dizaino vartų lygio dizainą, visi mano parametru tampa nustatytas reikšmes pagal nutylėjimą ir cant būti pakeisti. Ar yra koks nors būdas išspręsti šią problemą be perrašyti kiekvieną kiekvienas atskirtas kodais kiekvienam parametro reikšmė? Dėka pažangių ....

 

[atena]

Išbandykite šį: parengti [module_name] biblioteka DARBU param # [parameters_value maping] #-update Žinoma, jūsų problema bus išspręsti, tačiau ji bus gana nuobodu ir masyvi stuff.

 

[XHL]

Jūs negalite naudoti parametrus savo vartų lygio netlist - gal galite nustatyti šiuos prameters kaip įvesties savo blokus arba padaryti juos būti sukonfigūruotas jūsų i2c/spi protokolą. Kitas paprastas būdas yra visų parametrų vieną bloką, kurio galia prisijungti prie visų kitų blokų, naudoti parametrus. Šiuo būdu jūs galite įtraukti šią tiek RTL / vartų imitavimo failą.