patikslinimas

P

pavanvkulkarni

Guest
labas,
Turiu paaiškinimų copule paklausti:
1) Jei paimsime RTL schema visų pirma įgyvendinant Ką turėtume tikėtis? ..yra elgesio kodavimas geriau ar struktūrinių kodavimo geriau šiuo požiūriu: kaip minimalus RTL schema atrodo ....Geriausia manau, struktūrinio įgyvendinimo klausimas turėtų duoti man paprasčiau įrangos, palyginti su elgesio, bet manau, kad ji yra atvirkščiai praktikoje ....Please correct me if I'm wrong

2) Ar yra koks nors būdas peržiūrėti elemento lygiu Schema Xilinx priemonė ....Aš šiuo metu dirba su 7.1i ISE .....Taip pat nėra jokių nuostatų siekiant "kritinis kelias" Mano įgyvendinimas .....ty kelias, kuris sukelia didžiausią vėluojama įgyvendinti.

3) rašėme kodą .. (labai dideli ... apie 2000 eilučių) ir debugged ji tinkamai kol mes nustatėme, kad elgesio modeliavimas ir Post vieta ir būdas modeliavimo rezultatų atitikimas (naudojant ModelSim )....bet nepaisant to mes pastebėjome, kad po to, kai jį atsisiųsti į FPGA mes negalime gauti norimų rezultatų ......
Ar turite kokių nors pasiūlymų, kaip eiti apie tai dabar ??...
Ačiū,

Pavan

 

Welcome to EDABoard.com

Sponsor

Back
Top