Pasiūlymai pigių ASIC sintezė įrankis

[n1cm0c]

I'm doing visiškai Custom Analog blokų, kuriuos reikia atlikti keletą paprastų FMV skaitmeninių blokų.
Mūsų skaitmeninio žmonės labai užsiėmę, naudojant Synopsys / Cadence / Mentor naujausios kartos įrankių dizaino didelis skaitmeninių ASICS į nanometrų technologijos, todėl joje niekas man padėti rašyti VHDL / Verilog synthetisable kodą ir šiomis priemonėmis, siekiant sukurti SPICE / Spectre / Hspice netlist, kad galėčiau naudotis imituoti Mano pilnas grandinė (98% analogas, 2% skaitmeninis).

Žinau, kad galėtų naudoti VHDL arba Verilog-AMS-AMS pavyzdžio viskas kartu, bet manau, kad tai yra overkill, nes skaitmeninis dalis yra tokia maža.Mano modeliavimas truks ilgiau, reikės daugiau brangių licencijų ir tikriausiai taip pat sužinoti, "nauja" kalba (-AMS).

Baigiamajame etape mano dizainas skaitmeninio dalis bus synthetised prie skaitmeninio ekspertai, ir tada aš grįšiu visiškai SPICE netlist su visais parasitics, ir tt

Bet prieš tai man ten Norėčiau, kad būtų galima synthetise Mano FSMs, naudojant keletą paprastų, pigių ir lengvai naudojamas įrankis, todėl, kad aš galėjo SPICE netlists skaitmeninės dalies galiu naudoti savo modeliavimas.Turiu skaitmeninės standartas ląstelių bibliotekos visą išdėstymą, ir prieskonių netlists už juos, ir aš norėčiau synthetise logika naudojant šią biblioteką.

Aš ieškau kažko panašaus į Berkeley įrankiai (octtools, msii, mvsis, SIS, nesvarbu), o komercinės (su kai paramą), ir gali imtis RTL VHDL kaip pirkimo.Galbūt kažkas panašaus Exemplar logika?Daug metų aš prisiminti, naudojant kažką panašaus, manau.

Taigi, mano klausimas jums skaitmeninio ekspertų: Gal galite pasiūlyti ASIC logika sintezė įrankis, kuris priima RTL VHDL ir išėjimo vartai lygis netlist (nuo standartinių ląstelių biblioteka), pageidautina SPICE / HSPICE / Spectre sintaksė?

Thanks for any help!

 

[semiconductorman]

bet sintezė įrankis daro lygiai taip pat, tai yra atsižvelgti RTL ir paversti jį į vartus lygio neto sąrašą.Bet jie yra paprasti verilog formatu.Aš nežinau, kaip didelę savo dizainą, jūs sako, kad 98% ananlog bet klausimas yra kaip didelis skaitmeninių%, bet ne į vartus skaičius / plotas.Jei jūsų FMV nėra labai didelis galima ranka projektavimo.Žinau, kad menas yra ne vėliau nebėra dauguma iš mūsų skaitmeninės desingers yra raišas tik eda priemonėmis, bet tada vėl aš nematau priežasties, kodėl turėtumėte n't handcode.

 

[n1cm0c]

Ačiū už sugaištą laiką.Man teko atlikti kitų dalykų, ir aš taip pat būtų tikrinami visi softwares galėčiau rasti.Atrodo, kad tik Aljanso įrankių rinkinys yra laisvi ir galėtų daryti tai, ko aš noriu, paprastas sintezė FSMs kontrolės funkcijas, bandymų sekų ir tt, mano 98% analogas dizainas.

FPGA sintezė įrankiai gali būti pigus būdas, tačiau tuomet niekas, atrodo, kad mane į žemėlapį skirtingas technologijas stalo, ar bent jau gauti vartai lygio verilog netlist nuo RTL VHDL arba Verilog įvedimo.

SIS taip pat gali tai padaryti, arba MV-SIS, tačiau jie yra labai seni įrankiai ir aš nenoriu gaišti laiko išmokti rašyti failus jį.Esmė raštu į VHDL FSMs arba Verilog siekiama padaryti aiškesnį ir Patogiausią aptarnavimo vietoj schemos pastatytas iš K-maps ar kas nors dizaineris padarė ranka.

Kiek galėčiau sužinoti, nėra pigių ASIC sintezės priemones, imtis RTL VHDL arba Verilog įvesties ir generuoti vartai lygio netlists nuo standartinių ląstelių technologijos bibliotekoje.

 

[Arturi]

Labas,

Ką daryti, jei jums parašyti savo VHDL kodą, tada naudokite mažą kainą FPGA sintezatorius generuoti netlist, o tada parašyti perl script žemėlapyje standartas vartus jūsų prieskonių netlist.Galite nustatyti dont_use_list kad galėtumėte naudoti tik riboto skaičiaus elementų, kuriuos būtų galima išanalizuoti ir išversti į tranzistorių.

Ar ne tai veikia?

į sveikatą

 

[Manjunatha_hv]

Labas,Why can't bandote naudoti Incentia, dizainas Craft Jūsų ASIC sintezė ...
Tai pigių alternatyva (palyginti su Synopsys arba Cadence sintezė priemonė) ...
Manau, kad tai tarnauja savo tikslu ....

http://www.incentia.com/products/index.htm- manju --

 

[boardlanguage]

Jei Jūsų įmonė jau turi Design Kompiliatorius ar kitu ASIC-sintezė ", tada eikite per viena pamoka pratimai.Jie jums sintezės proceso apžvalga ir po apdailos, jūs galėsite sintetina mažą gabalėlį savo dizainą.

Sukūrę vartų netlist, jums turėtų būti suteikta galimybė pasinaudoti viena iš kitų įrankių ekstraktas layout / tranzistoriniai netlist nuo vartų netlist.

Aš nematau jokių priežasčių "pirkti lowcost sintezė įrankis."Jei Jūsų įmonė jau turi viena dideli sintezė įrankiai (DC RTL Kompiliatorius ir tt), nėra priežasčių pirkti antrinio priemonė, kuri bus naudojama tik už 1 maža maža grandinės.

 

[Arturi]

Citata:

Sukūrę vartų netlist, jums turėtų būti suteikta galimybė pasinaudoti viena iš kitų įrankių ekstraktas layout / tranzistoriniai netlist nuo vartų netlist.

 

[n1cm0c]

Ačiū už visus atsakymus!

I'll pažvelgti į naudojant FPGA sintezatorių galimybes ir jėgą tik rodymo pagrindiniame logika vartai, nes manau, kad scenarijus, kuris verčia Verilog elemento lygiu prieskonių.

Norėčiau išgirsti daugiau apie tai, kad, jei kas nors galėtų duoti patarimų.

Incentia yra gražus, bet aš negaliu dar vienas įrankis pirko ...Bent ne priemonė, kuriai reikalinga parama, mokymas ir kt FPGA sintezė įrankiai yra prieinami vidaus, ir aš su jais susipažinti.

Big-geležies sintezė yra, bet ne į mano pusę bendrovės ...Ne mano mašina licencijas!
Esu Analog eilėje, ir dabar turiu laukti, kol skaitmeninės asmuo gali būti priskiriamas 15 sekundžių mano projektą naujo synthetise FSMs, nesvarbu.

Mano sprendimas buvo padaryti ranka, rašyti prieskonių netlists naudojant ląsteles iš bibliotekos ir finsih mano dizaino šiuo būdu.Vėliau viskas vėl daroma skaitmeninio žmogus VHDL / verilog (I don't know, I don't see it) prieš galutinį patikrinimą prieš tapeout.

Dar kartą ačiū už visus patarimus!