Papildomas vienetas po sintezės

[sheikh]

Sveiki Mielieji aš parašiau VHDL kodą ir tada sintezės jį. Sintezės rezultatas yra vienetas, kad tai yra ne mano duomenų kelią (pridėtame pav, tarp ADD / SUB registras, prijungtas prie jo). FD (32 bitų D_ff), Gal galėtumėte man pasakyti, kodėl ISE gamina šį įrenginį po sintezės? ir kaip aš galiu pakeisti šį kodą, kad ADD / SUB prisijungti į REG_4 tiesiogiai? Regards Mostafa [attach = CONFIG] 80.592 [/ PRIDĖTI]

 mux4: mux_2x1_32bit uosto žemėlapyje (input1 => C1_sig, input2 => C3_sig SEL => Select_1, OUTPUT => out_mux4_sig), procesas (CLK) pradėti if (CLK = '1 'ir clk'event) tada, jei add_sub_0 = '0' tada out_Add_sub_1_sig CLK Rout => C4_sig);

 

[ads_ee]

Šeichas, out_Add_sub_1_sig registras, kurį po savo REG32_bit pavyzdžiui. Sytnthesis gaminti tiksliai, ką jūs koduojami. Aš nematau problemų. Jei nenorite papildomai registruotis pašalinti Reg_4 atvejį ir atlikti šią užduotį C4_sig