C
cafukarfoo
Guest
Hello Sir / Madam,
Ar kas nors parodyti man, kaip atlikti modeliavimo scenarijus naudojant Cadence ncsim ir sintezė naudojant Synopsys DC RTL žemiau kurios yra paketas?
Ačiū.
Biblioteka IEEE;
naudoti IEEE.std_logic_1164.all;
naudoti IEEE.std_logic_arith.all;
naudoti IEEE.std_logic_unsigned.all;
paketas RecordTypes yra
tipo R1_type yra įrašas
L: sveikasis skaičius nuo 0 downto 7;
J: std_logic;
pabaigoje įrašyti;
pabaigos RecordTypes;
Biblioteka IEEE;
naudoti IEEE.std_logic_1164.all;
naudoti IEEE.std_logic_arith.all;
naudoti IEEE.std_logic_unsigned.all;
naudoti work.RecordTypes.all;
subjekto dokumentai
uostas (A1, A2: į std_logic;
B1, B2: sveikasis skaičius nuo 0 iki 7;
T: iš R1_type);
pabaigos ūkio subjekto įrašus;
Architektūra RTL įrašų yra
signalo M: R1_type;
Begin - RTL
p_test: procesas (A1, A2, B1, B2, C)
Begin - procesas p_test
Ml <= B1 B2;
MJ <= A1 ir A2;
galutinio proceso p_test;pabaigos RTL;
Ar kas nors parodyti man, kaip atlikti modeliavimo scenarijus naudojant Cadence ncsim ir sintezė naudojant Synopsys DC RTL žemiau kurios yra paketas?
Ačiū.
Biblioteka IEEE;
naudoti IEEE.std_logic_1164.all;
naudoti IEEE.std_logic_arith.all;
naudoti IEEE.std_logic_unsigned.all;
paketas RecordTypes yra
tipo R1_type yra įrašas
L: sveikasis skaičius nuo 0 downto 7;
J: std_logic;
pabaigoje įrašyti;
pabaigos RecordTypes;
Biblioteka IEEE;
naudoti IEEE.std_logic_1164.all;
naudoti IEEE.std_logic_arith.all;
naudoti IEEE.std_logic_unsigned.all;
naudoti work.RecordTypes.all;
subjekto dokumentai
uostas (A1, A2: į std_logic;
B1, B2: sveikasis skaičius nuo 0 iki 7;
T: iš R1_type);
pabaigos ūkio subjekto įrašus;
Architektūra RTL įrašų yra
signalo M: R1_type;
Begin - RTL
p_test: procesas (A1, A2, B1, B2, C)
Begin - procesas p_test
Ml <= B1 B2;
MJ <= A1 ir A2;
galutinio proceso p_test;pabaigos RTL;