pagalbos dėl craeting bandymo stendo į VHDL už asyn FIFO

[john6794]

Gerbiami thanks.yes tie visi yra primitive.and dabar aš įvykdė tai ir gavo tik vieną warning.its Gerai.
Dabar problema yra, kaip galėčiau sukurti savo bandymų stende ir Xilinx.jei kas nors turi paruošti bandymo stendo už async FIFO.plz Siųsti
arba
man, kaip aš galiu genrate jį VHDL
TKS

 

[rameshchand]

http://www.fpga-faq.com/archives/53100.html

http://www.amazon.ca/Programmable-Logic-CDROM-Kevin-Skahill/dp/product-description/0201895730