C
choodzik
Guest
labas
Mano vardas yra Petras, ir dabar aš bandau, kad gauti dokumentai ir knygos, kuri gali padėti man su mano magistro tema.
Čia jisDalykas
Labai aukštas dažnis ėmimo lygio keitiklių specifikacija2 Reikalavimai
Žemos įtampos aukštos įtampos (L2H) ir aukštos įtampos iki žemos įtampos (H2L) mėginių ėmimo lygį shifter reikalavimai:
a) technologija: TSMC 0.18u, Standard CMOS, 1 poli 4 plonos metalo standartinis V studijų žemos įtampos PVO ir nmos, standartas V studijų aukštos įtampos PVO ir nmos, unsalicided poli varžai, parazitiniai pnp 5x5 BJT, parazitiniai Metalinės (finger ar plokštelės) kondensatoriai prieinama.Jokie kiti prietaisai gali naudoti iki dizaino.
b) visiškai integruotas jokių išorinių komponentų arba įtampos / srovės references available.
c) Maitinimo įtampa: Žemos įtampos tiekimo dvdd = 1.8V / - 10%, vyriausiasis maitinimo įtampa yra avdd = 3,3 / - 10%.
d) mėginių ėmimo laikrodis iš dvdd įtampos domenas tiek L2H ir H2L, kuriose dirba mažiau kaip 150 AG 10% -90% Rise / Fall Time, o 40% -60% duty cycle.Laikrodžio dažnis yra nuo 0Hz iki 1GHz.Lygis shifter turėtų įkelti laikrodžio signalu, ne daugiau kaip 10fF talpos.Nr varžą apkrova yra leidžiama.
e) Lygis keičiasi įvesties signalas Single Ended CMOS su 10% -90% Rise / Fall Time mažiau kaip 150 AG.Įtampos lygis: dvdd atveju L2H ir avdd atveju H2L.Shifter lygis turėtų įkelti duomenis signalą ne daugiau tada 10fF talpos.Nr varžą apkrova yra leidžiama.Duomenys turėtų būti imami dėl didėjančių krašto laikrodis.Nr Reset signalo nereikia, tačiau jis gali būti įtraukti į projektą.
f) Level shifter du Single Ended, suderintos, viena kitą papildyti (tiesioginė ir apversta) rezultatus.Tiesioginė ir apverstos išėjimo signalo kirsti taškas turėtų būti lygus pusei Supply / - 20% ir talpinė apkrova suderinta su 2% tikslumu.Įtampos lygis: avdd atveju L2H ir dvdd atveju H2L.Lygis shifter vairuoti iki 50fF apkrovos mažiau kaip 150 AG 10% -90% kilimo ir kritimo metu.
g) abu setup ir palaikykite laiko atžvilgiu laikrodžio kraštas (50% dvdd) turi būti mažesnė kaip 200ps.
h) mėginių ėmimo tariant idealus laikrodis, duomenų įvedimo gerbiant setup ir palaikykite kartus uncorrelated teigiamus ir neigiamus pasiūlą (tiek dvdd ir avdd) 100mV pk-pk triukšmo - Jitter produkcijos turėtų būti mažesnis 30ps pk-pk matuojamas su 128 bitų duomenų PRBS .30ps pk-pk vertė turėtų apimti visas Jitter šaltinį.
3 darbo apimtį
a) ištirti kelias grandyno topologijos įskaitant:
- Pasiūlyti metodiką palyginant skirtingų grandyno topologijos,
- Pagal siūlomą metodiką palyginti energijos vartojimo srityje (gali būti tik vertinimas) ir jitter kiekvienos grandinės topologijos,
- Parodyti, kaip klijavimo ir kiekvienos siūlomos topologijos tranzistorius turės įtakos energijos suvartojimo, plotas ir jitter.
b) pasiūlyti metodiką tvirtinimui grandinės naudojant SPICE modeliavimas ir prototipų bandymų lustą.
c) Pasirinkite vieną iš siūlomų topologijos, dizainas išdėstymas ir atlikti visas
patvirtinimas pagal SPICE modeliavimas visose PVT kampai (įskaitant pašto išdėstymo imitavimas)Turiu daug articules nuo IEEE.org bet aš norėčiau paklausti apie jūsų nuomones ir mybe įmanoma patirtį projektuojant tokius grandinių rūšies
ypač norėčiau plokštelę optimizuoti grandinėmis dėl PDP (galios nedelsiant produktas) ir jitter, bet aš dar turiu tiek daug medžiagos, kaip tai padaryti naudojant hspiceThanks a lot for any help
greeeeetz
Mano vardas yra Petras, ir dabar aš bandau, kad gauti dokumentai ir knygos, kuri gali padėti man su mano magistro tema.
Čia jisDalykas
Labai aukštas dažnis ėmimo lygio keitiklių specifikacija2 Reikalavimai
Žemos įtampos aukštos įtampos (L2H) ir aukštos įtampos iki žemos įtampos (H2L) mėginių ėmimo lygį shifter reikalavimai:
a) technologija: TSMC 0.18u, Standard CMOS, 1 poli 4 plonos metalo standartinis V studijų žemos įtampos PVO ir nmos, standartas V studijų aukštos įtampos PVO ir nmos, unsalicided poli varžai, parazitiniai pnp 5x5 BJT, parazitiniai Metalinės (finger ar plokštelės) kondensatoriai prieinama.Jokie kiti prietaisai gali naudoti iki dizaino.
b) visiškai integruotas jokių išorinių komponentų arba įtampos / srovės references available.
c) Maitinimo įtampa: Žemos įtampos tiekimo dvdd = 1.8V / - 10%, vyriausiasis maitinimo įtampa yra avdd = 3,3 / - 10%.
d) mėginių ėmimo laikrodis iš dvdd įtampos domenas tiek L2H ir H2L, kuriose dirba mažiau kaip 150 AG 10% -90% Rise / Fall Time, o 40% -60% duty cycle.Laikrodžio dažnis yra nuo 0Hz iki 1GHz.Lygis shifter turėtų įkelti laikrodžio signalu, ne daugiau kaip 10fF talpos.Nr varžą apkrova yra leidžiama.
e) Lygis keičiasi įvesties signalas Single Ended CMOS su 10% -90% Rise / Fall Time mažiau kaip 150 AG.Įtampos lygis: dvdd atveju L2H ir avdd atveju H2L.Shifter lygis turėtų įkelti duomenis signalą ne daugiau tada 10fF talpos.Nr varžą apkrova yra leidžiama.Duomenys turėtų būti imami dėl didėjančių krašto laikrodis.Nr Reset signalo nereikia, tačiau jis gali būti įtraukti į projektą.
f) Level shifter du Single Ended, suderintos, viena kitą papildyti (tiesioginė ir apversta) rezultatus.Tiesioginė ir apverstos išėjimo signalo kirsti taškas turėtų būti lygus pusei Supply / - 20% ir talpinė apkrova suderinta su 2% tikslumu.Įtampos lygis: avdd atveju L2H ir dvdd atveju H2L.Lygis shifter vairuoti iki 50fF apkrovos mažiau kaip 150 AG 10% -90% kilimo ir kritimo metu.
g) abu setup ir palaikykite laiko atžvilgiu laikrodžio kraštas (50% dvdd) turi būti mažesnė kaip 200ps.
h) mėginių ėmimo tariant idealus laikrodis, duomenų įvedimo gerbiant setup ir palaikykite kartus uncorrelated teigiamus ir neigiamus pasiūlą (tiek dvdd ir avdd) 100mV pk-pk triukšmo - Jitter produkcijos turėtų būti mažesnis 30ps pk-pk matuojamas su 128 bitų duomenų PRBS .30ps pk-pk vertė turėtų apimti visas Jitter šaltinį.
3 darbo apimtį
a) ištirti kelias grandyno topologijos įskaitant:
- Pasiūlyti metodiką palyginant skirtingų grandyno topologijos,
- Pagal siūlomą metodiką palyginti energijos vartojimo srityje (gali būti tik vertinimas) ir jitter kiekvienos grandinės topologijos,
- Parodyti, kaip klijavimo ir kiekvienos siūlomos topologijos tranzistorius turės įtakos energijos suvartojimo, plotas ir jitter.
b) pasiūlyti metodiką tvirtinimui grandinės naudojant SPICE modeliavimas ir prototipų bandymų lustą.
c) Pasirinkite vieną iš siūlomų topologijos, dizainas išdėstymas ir atlikti visas
patvirtinimas pagal SPICE modeliavimas visose PVT kampai (įskaitant pašto išdėstymo imitavimas)Turiu daug articules nuo IEEE.org bet aš norėčiau paklausti apie jūsų nuomones ir mybe įmanoma patirtį projektuojant tokius grandinių rūšies
ypač norėčiau plokštelę optimizuoti grandinėmis dėl PDP (galios nedelsiant produktas) ir jitter, bet aš dar turiu tiek daug medžiagos, kaip tai padaryti naudojant hspiceThanks a lot for any help
greeeeetz