D
Demod
Guest
Mieli draugai,
Aš įgyvendinimo skaitmeninio QPSK demodulatora (duomenys norma: 42,4515 MB
/ s) su VHDL realizavimo dėl FPGA.Norėdami tai padaryti, aš sukūrė SUBMENIU modulius tokius kaip:
(1 -) 16 bitų kraštas jautri etapas dažnio detektoriaus (PFD) su aukštyn / žemyn skaitliukas
(2 -) 32 bitų Skaitmeninio Controlled oscillator (NCB) ir 9 bitų rezultatų dėl Sin / Cos kartos į Padidinimo daugiklis 255 ir nuoroda laikrodis 125MHz.
(3 -) FIR filtrais (fazės ir keturvietis etapas), praeiti dažnio juostos yra 23MHz, sustabdyti dažnio juostos per 30MHz ir ėminių ėmimo dažnis 250 MHz.Atranka koeficientas 512.
Įėjimo yra 16 bitų, koeficientas yra 13 bit ir produkcija yra 29 bitai.
(4 -) Loop filtras antrą kad PLL su stebėjimo intervalas yra - 400 kHz, kritiškai slopinimo metu (0,707), Padalos veiksnys dabartinis indėlis yra 1 ir ankstesnių įėjimo yra -0,09.Įėjimo yra 29 bitų, produkcija yra 32 bitų.
(5 -) Paprastos padidinimas nuo FIR_I ir FIR_Q turinį
(6 -) integracija į visus šiuos blokus su papildoma clock gen blokas.
Aš sumodeliuotais visi blokai atskirai iki integracijos ir aš laukiamų rezultatų.Tačiau po integracijos rezultatai negali tinkamai.Mano išėjimo signalo dažnis nėra tiksliai sekti su įvedimo dažnis.Ji ateina kaip 2-3 kartus mažesnės nei tikėtasi dažnį.Vieną kartą, net jei jis įgijo užraktas, ji nėra ūkyje.Koks gali būti problema integracijos?
Aš turiu keletą abejonių taip:
(1) Kokia yra teisinga laikrodis aš turiu duoti už Aukštyn / žemyn skaitliukas ty tai, kad duomenų perdavimo spartos ar yra tokia pati nuoroda laikrodis suteikiama NCB arba kita laikrodis?Teoriškai, kaip analizuoti kuris laikrodis turi būti skiriama skaičiavimo?Panašiai dėl FIRS ir šleifo filtrą?
(2) Koeficientai apskaičiavimo FIRS; tai wrt 125MHz ar kitokių aukšto dažnio ir žemo dažnio laikrodis?
(3) Loop filtras dizaino aspektai: Kaip apskaičiuoti pelnas PFD ir NCB ir apribojimus ciklo filtro?
(4) Kaip nustatyti, spyna?Ar tai tik palyginti ar kita logika turi būti naudojamas?
(5) Ar indėlis PFD yra paprastas TPĮ bitai moduliatorius o / p ir nekomercinė o / p?Ar aš turiu naudoti visas jų 9 bitų palyginimui?
(6) Kai aukštyn / žemyn skaitiklis turi inicijuoti nuliui (poilsio sąlygos, didėja atveju Kito mod duomenis, ar ne?)
(7) Galimybė Bit dydžių aukštyn / žemyn skaitiklis, koeficientai, ciklo filtro o / p, NCO dažnio įvedimas ir fazės kompensuoti
ir kt. Turi įtakos galutiniam o / p?
(
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vėsus" border="0" />
Ar numatytoji vertė turi būti nustatyta iš pradžių pagal NCB dizainą?Jei taip,
kokia vertė?
(9) Kaip patikrinti spektrinis atsakas NCB (imitavimo rezultatų ModelSim kaip žaliavos failą motina laboratorijoje)?
Prašome vadove man spręsti integracijos problema, ką aš prieš ...
... ....
Dėkojame Jums,
Demod Proj komanda.
Aš įgyvendinimo skaitmeninio QPSK demodulatora (duomenys norma: 42,4515 MB
/ s) su VHDL realizavimo dėl FPGA.Norėdami tai padaryti, aš sukūrė SUBMENIU modulius tokius kaip:
(1 -) 16 bitų kraštas jautri etapas dažnio detektoriaus (PFD) su aukštyn / žemyn skaitliukas
(2 -) 32 bitų Skaitmeninio Controlled oscillator (NCB) ir 9 bitų rezultatų dėl Sin / Cos kartos į Padidinimo daugiklis 255 ir nuoroda laikrodis 125MHz.
(3 -) FIR filtrais (fazės ir keturvietis etapas), praeiti dažnio juostos yra 23MHz, sustabdyti dažnio juostos per 30MHz ir ėminių ėmimo dažnis 250 MHz.Atranka koeficientas 512.
Įėjimo yra 16 bitų, koeficientas yra 13 bit ir produkcija yra 29 bitai.
(4 -) Loop filtras antrą kad PLL su stebėjimo intervalas yra - 400 kHz, kritiškai slopinimo metu (0,707), Padalos veiksnys dabartinis indėlis yra 1 ir ankstesnių įėjimo yra -0,09.Įėjimo yra 29 bitų, produkcija yra 32 bitų.
(5 -) Paprastos padidinimas nuo FIR_I ir FIR_Q turinį
(6 -) integracija į visus šiuos blokus su papildoma clock gen blokas.
Aš sumodeliuotais visi blokai atskirai iki integracijos ir aš laukiamų rezultatų.Tačiau po integracijos rezultatai negali tinkamai.Mano išėjimo signalo dažnis nėra tiksliai sekti su įvedimo dažnis.Ji ateina kaip 2-3 kartus mažesnės nei tikėtasi dažnį.Vieną kartą, net jei jis įgijo užraktas, ji nėra ūkyje.Koks gali būti problema integracijos?
Aš turiu keletą abejonių taip:
(1) Kokia yra teisinga laikrodis aš turiu duoti už Aukštyn / žemyn skaitliukas ty tai, kad duomenų perdavimo spartos ar yra tokia pati nuoroda laikrodis suteikiama NCB arba kita laikrodis?Teoriškai, kaip analizuoti kuris laikrodis turi būti skiriama skaičiavimo?Panašiai dėl FIRS ir šleifo filtrą?
(2) Koeficientai apskaičiavimo FIRS; tai wrt 125MHz ar kitokių aukšto dažnio ir žemo dažnio laikrodis?
(3) Loop filtras dizaino aspektai: Kaip apskaičiuoti pelnas PFD ir NCB ir apribojimus ciklo filtro?
(4) Kaip nustatyti, spyna?Ar tai tik palyginti ar kita logika turi būti naudojamas?
(5) Ar indėlis PFD yra paprastas TPĮ bitai moduliatorius o / p ir nekomercinė o / p?Ar aš turiu naudoti visas jų 9 bitų palyginimui?
(6) Kai aukštyn / žemyn skaitiklis turi inicijuoti nuliui (poilsio sąlygos, didėja atveju Kito mod duomenis, ar ne?)
(7) Galimybė Bit dydžių aukštyn / žemyn skaitiklis, koeficientai, ciklo filtro o / p, NCO dažnio įvedimas ir fazės kompensuoti
ir kt. Turi įtakos galutiniam o / p?
(
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vėsus" border="0" />
Ar numatytoji vertė turi būti nustatyta iš pradžių pagal NCB dizainą?Jei taip,
kokia vertė?
(9) Kaip patikrinti spektrinis atsakas NCB (imitavimo rezultatų ModelSim kaip žaliavos failą motina laboratorijoje)?
Prašome vadove man spręsti integracijos problema, ką aš prieš ...
... ....
Dėkojame Jums,
Demod Proj komanda.