D
dudleyzty
Guest
Bandau sujungti dvi grupės VHDL projektą vienam projektui, kiekvieno individualaus projekto gali būti compliled ir imituoti Gerai, bet kartu projektas negali būti sumodeliuoti tinkamai, jis gali būti renkami "OK" (gerai). Du projekto neturi bendras signalas, jie visi nepriklausomi. Pls help me!