Pagalba ir FPGA ir Verilog

[reyge]

Kokie verilog kodavimo aplinkybes atsistojus signalų išorėje FPGA diskusijų lentoje?

Esu įgyvendinimo kodeksą, kuris pasireiškia įėjimo signalo viduje arba už jos ribų FPGA (iš tikrųjų atvyksta taip pat iš kitos FPGA taryba).Taigi, vartotojas gali pasirinkti, ar turėti vidaus ar išorės sąnaudas.Tačiau, kai išorinės įėjimo bus pasirinktas, galia tampa įvairių ...Manau, kad išorinis ryšys ok ...Włożyłem buferiai dėl sąnaudų ir manau, kad visiškai sinchroniškai dizainas ..Ką dar būtų man galbūt bus trūksta?

Thanks a lot!

 

[avimit]

Labas,
Įdomu, kaip dažnai dirbate.Ar nuo išorinio pasaulio kelias patenkinti savo laiko reikalavimai?Tikimybė, kad išorės siganal gali sunaudoti daug laiko, kad pasiektų savo dizainą, ir negali būti naudojama takto ciklą, tu jei jis bus naudojamas.
Jūs "manote", kuri savo konstrukcija yra sync.Bet kas, jei tai nėra sinchronizuoti.Tikimybė, kad gausite netikėtų rezultatų, jei išorės siganl is out of sync su jūsų laikrodis.
Kr
Avi
http://www.vlsiip.com

 

[reyge]

nuo išorinio pasaulio kelias IDE kabelio maždaug 6 cm tik, ir mano šeimininkas laikrodis 50MHz ..Manau IDE kabelis gali tvarkyti šio dažnio be jokių klaidų, right?