Padėkite man!

[unimelb]

Sveiki, Esu naujas pretendentas į FPGA.Šiuo metu aš koduojamų a verilog modulis mano projektą, tačiau gali būti klaida, nes kai aš įtraukti jį į savo projektą sistema tampa nestabili.Tai sukeltų per daug automatas?Ar yra ten ką nors ne taip su mano kodavimo stilius?Ačiū!

 

[FVM]

Rimtai, jūs negalite exspect atsakymą į Jūsų klausimą nepateikiant daugiau informacijos apie tikslais ir veiklos kodą.Taip pat gali tekti parengti, ką reiškia "tampa nestabili"
iš tikrųjų reiškia.

Kaip - labai bendro pobūdžio - Atsakymas: Jei kodas sintezuojami teisingai ir nėra jokių problemų yra nurodyta laiko analizės, manau, o problema nepakankamos algoritmai kaip kodavimo problemų.

Norėdami paneigti mano (galbūt destruktivnosti) prielaida,
galėsite paaiškinti, kodėl ir kaip kodą gali atlikti satisfyingly dizaino.