B
balou3
Guest
Sveiki žmonės, aš tikiuosi, kad kas nors gali duoti man keletą idėjų dėl mišraus signalo modeliavimas. Aš imituoti Virtouso (Cadence) pastatytas atminties ląstelių ir stiprintuvai prasme, dekoderis yra analoginis įvesties / išvesties etapai skaitmeninis. Be to, turiu finctional vienetą, parašyta Verilog. Aš paleisti skirtingus bandymo metodus, apibrėžti jų kaltės aprėptį. Pirmą kartą aš SpectreVerilog, tačiau gana lėtai, todėl man reikia kitu būdu imituoti. Ar kas nors žino??? ::
