P & R JTAG Mobilusis

[leeenghan]

Sveiki,

P & R, JTAG (riba) ląstelės visuomet dedamas kuo arčiau prie I / O trinkelėmis.Šis prasmės kaip JTAG ląstelių yra susijęs su bloknotu.

Mano klausimas yra šalia ryšio reikalavimas, ar yra kitų reikalavimų, kad yra svarbu, kad vieta JTAG ląstelių kuo arčiau IO trinkelėmis įmanoma?Ar yra laiko apsvarstyti, ar kažkas kita?

Ačiū.

Pagarbiai,
Eng Han

 

[luancao]

Leiskite suprasti, ką struktūros JTAG susiję.Kelias logika apima trinkelėmis, io elemento ir BSR ląstelių.Taigi papildomos įvesties greičiau ir išėjimo delsimo yra įvestas.Kelio į IO dažnai kritinių kelių, kai jūs darote laiko analizė.

Įdėkite BSR ląstelių šalia korespondentas IO taip pat yra BSR grandinėje vieną prijungtas vienas.Žinoma, JTAG atlikti iškeltas tam tikrų pratęsti.Bet JTAG yra labai lėtas, uostas, laikas nėra JTAG problema.

Kas, padėkite bloknotą, io ląstelių, BSR ląstelių kartu tai patogiausias būdas.Ką dar galime padaryti, jei nebus išdėstymas patinka, kad?

 

["Google"]

[No message]

 

[leeenghan]

Hi Luancao,

Sutinku, kad yra laiko ir ryšio susirūpinimą, todėl geriausia būtų juos beveik trinkelėmis.

Ką aš nesuprantu kodėl reikia juos kuo arčiau trinkelėmis įmanoma, net jei laiko būtų laikomasi, ir nukreipimas į trinkelėmis nėra problema.Tarkime, kad yra didelis makrokomandas, kad blokuoti daug pagalvėlės, turėčiau palikti spragų, tarp makro ir taškas į vietą JTAG ląstelės?Tai gali būti padaryta, bet laikrodis latentinis į JTAG ląstelių bus sukurti problemų.

Pagarbiai,
Eng Han

 

[luancao]

Sveiki, inžinerija,

Dėl JTAG, daugiausia dvi dalis, viena yra JTAG kontrolierius, kitas BSR ląstelių.BJR langelis turėtų būti artimas IO ląstelių.JTAG kontrolierius galėtų būti bet kur Jums patogiu metu.

Jei yra didelis makro ten taip pat galėtų išdėstymą, kad tokiu būdu nuo BSR ląstelių yra labai mažas lyginant su IO ląstelių (ne daugiau kaip du registrai).Taigi beveik nėra "atotrūkis" tarp jų.Žinoma, fizinis dizaineris turi dalyvauti ir kartais tai turi būti padaryta rankomis.Paprastai, jei mes naudojame vieningą suteikti vardus BSR ląstelės gali būti lengvai rasti.Jūs galite gauti tai padaryti tuo pačiu metu, kai išdėstymas IO ląstelių.Mano praeities darbus, mes visus IO į sekcijos modulis, RTL ir BJR modulyje.Todėl, hierarchija netlist galima rasti atitikti IO ir BJR lengvai.

Tačiau visas šias konvencijas, kurios dėl laiko ir ryšys.Jei esate tikri, nėra laiko ir prijungimo klausimas ir rajone, taip pat nėra jūsų dėl.Tebunie taip.Bet kas žino?Ką daryti, jei atitinka susijusių problemų pusiaukelėje ar jūsų laiko patikrinti negali praeiti po gausite galutinį maketą?

 

[ms2004]

Sveiki,

Yra daug dalykų, turėtų būti pasirūpinta, o P & R JTAG ląstelių.Visi sako, kad JTAG laikas nėra labai svarbios, ir i dont susitaria, kad vienas.Dauguma valdybos bandymus žmonių naudoja šią debug JTAG už borto.Ir yra daug žetonų posėdyje, ji šiuo konkrečiu lustas neveikia JTAG bscan pakankamai greitai, palyginti su kitų lustų tokią chip gali būti laikoma kliūtimi.

Dėl geresnės vietos parinkimą ir laiko reikalavimas, mes padarėme maža kietąjį makro šio bcell, ir ji buvo lengva vietą, nesijaudinkite.

Taip pat dizaineris turi būti protingas pakankamai užtikrinti, kad bcell kontrolės signalas teka viena kryptimi ir laikrodis teka kita kryptimi.Kadangi šis bcell logika yra apie chip periferijoje, sunku išlaikyti pusiausvyrą tarp nerijos.

-> Valdymo signalas -> bcell -> bcell -> Valdymo signalas
<- Laikrodis signalą <bcell <- bcell <- laikrodis signalą

-Milind Sonawane