Optimizavimas registruose

[jeremylbt]

Aš turiu problemą.

Pasakykite aš įvesties ir išvesties signalas keičiamas taip:"Ain <= į std_logic_vector (3 downto 0);
Bout <= iš std_logic_vector (5 downto 0);

procesas

Bout <= "00" ir Ain

pabaigos procesą "

Per sudarymas, Bout (5 downto 4) yra optimizuotas.Važiuojant paštu PNR modeliavimas, Bout bitai (5 downto 4) rodomas kaip "U" į ModelSim o Bout (3 downto 0) yra rodomi teisingai.Kiekvienas žino, kodėl tai vyksta?Ačiū iš anksto.

 

[dcreddy1980]

Numatyta Synopsys-DC syntheis įrankis pašalinti visas nepanaudotas flipflops ar skląsčiai ir jei jis nėra pašalinamas jų tada jis gali būti dėl žemiau kintamąjį:

nustatyti hdlin_preserve_sequential klaidinga

Jei naudojate kitą sintezė įrankis, jis gali būti šiek kintamasis, su kuria jūs galite turėti UR FLOPS konservuoti.

 

["Google"]

[No message]

 

[jeremylbt]

Ačiū už atsakymą.

Beje aš naudoju tiksliai sintezę.Kaip išvengti įrankiai optimizuoti šių bitų šaukti?