Nuosekliųjų FIR filtrą verilog, vykdyti visas 64 skaičiavimai

[hrishi24h]

Sveiki, turiu 64 bakstelėkite lygiagrečiai FIR filtrą, suprojektuoti verilog. ir aš noriu konvertuoti jį į eilės FIR filtrą, ty noriu vykdyti visus 64 skaičiavimų vienintelio MAC vienetas. Aš paėmė 64-efficients ir padaugino su įvesties mėginio, naudojant kilpa, bet neveikia. Esu naujas verilog. Ar kas nors žino, kaip tai padaryti?? Ačiū, Hrishi

 

[vipinlal]

Kalbėsiu VHDL požiūriu. Dont naudoti loop.I manau, jei jūs MAC viduje visada pareiškimas, tada jis turėtų sintezę tik vienas Mac. Vietoj for ciklas naudoti ", jei" pareiškimas daro 64 kartus. Patikrinkite šią nuorodą (Susiję su VHDL ..) http://vhdlguru.blogspot.com/2010/03/how-to-do-clocked-for-loop.html - vipin http://vhdlguru.blogspot.com/

 

[hrishi24h]

Labai ačiū. Savo darbo, ir aš turiu idėją, taip pat.

 

[hrishi24h]

Sveiki, turiu 64 bakstelėkite lygiagrečiai FIR filtrą, suprojektuoti verilog. ir aš noriu konvertuoti jį į eilės FIR filtrą, ty noriu vykdyti visus 64 skaičiavimų vienintelio MAC vienetas. Aš paėmė 64-efficients ir padaugino su įvesties mėginio, naudojant kilpa, bet neveikia. Esu naujas verilog. Ar kas nors žino, kaip tai padaryti?? Ačiū, Hrishi

 

[vipinlal]

Kalbėsiu VHDL požiūriu. Dont naudoti loop.I manau, jei jūs MAC viduje visada pareiškimas, tada jis turėtų sintezę tik vienas Mac. Vietoj for ciklas naudoti ", jei" pareiškimas daro 64 kartus. Patikrinkite šią nuorodą (Susiję su VHDL ..) http://vhdlguru.blogspot.com/2010/03/how-to-do-clocked-for-loop.html - vipin http://vhdlguru.blogspot.com/

 

[hrishi24h]

Labai ačiū. Savo darbo, ir aš turiu idėją, taip pat.

 

[hrishi24h]

Sveiki, turiu 64 bakstelėkite lygiagrečiai FIR filtrą, suprojektuoti verilog. ir aš noriu konvertuoti jį į eilės FIR filtrą, ty noriu vykdyti visus 64 skaičiavimų vienintelio MAC vienetas. Aš paėmė 64-efficients ir padaugino su įvesties mėginio, naudojant kilpa, bet neveikia. Esu naujas verilog. Ar kas nors žino, kaip tai padaryti?? Ačiū, Hrishi

 

[vipinlal]

Kalbėsiu VHDL požiūriu. Dont naudoti loop.I manau, jei jūs MAC viduje visada pareiškimas, tada jis turėtų sintezę tik vienas Mac. Vietoj for ciklas naudoti ", jei" pareiškimas daro 64 kartus. Patikrinkite šią nuorodą (Susiję su VHDL ..) http://vhdlguru.blogspot.com/2010/03/how-to-do-clocked-for-loop.html - vipin http://vhdlguru.blogspot.com/

 

[hrishi24h]

Labai ačiū. Savo darbo, ir aš turiu idėją, taip pat.