nulis Laikydami Laikas Xilinx

[purewish03]

Ar Xilinx pažadą CKT dirbantys nulis Laikydami valanda?Jei taip, kaip jie užtikrina ji?

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Klausimas" border="0" />

 

[elektrin]

Zeo turėti laiko lengvai įvykdyti, galite atidėti duomenų eilutė kai kurių suma

laikas.

nuoširdžiausi linkėjimai
purewish03 rašė:

Ar Xilinx pažadą CKT dirbantys nulis Laikydami valanda?
Jei taip, kaip jie užtikrina ji?
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Klausimas" border="0" />

 

[bibo1978]

Nėra toks dalykas, vadinamas nulinis holdtime realiame gyvenime, iki šiol jis yra fantazija.

 

[Santa]

bibo1978 rašė:

Nėra toks dalykas, vadinamas nulinis holdtime realiame gyvenime, iki šiol jis yra fantazija.

 

[bibo1978]

Tai, kad jūs atidėti signalą, kad atitiktų holdtime nereiškia nulinio turėti laiko !!!!!!, nulinis saugojimo laikas reiškia, kad nėra turėti laiko.
Iš tiesų aš padariau tokį dizainą ir DDR valdytojas, aš uždelstas duomenų eilučių fiksuoti duomenis.
Akivaizdu, kad ten, kur patentus, kurie teigė, kad nulinis laikykite metu grandines, bet kai jie atvyko į realiame gyvenime tiesiog nepavyksta, pavyzdžiui, Philips 74F50XXX šeimos.
Jei mes nulinis turėti laiko FS mūsų gyvenimas bus kur kas lengviau.
vienas kitas dalykas yra vartais parą dizainas yra bloga praktika, ne tai, išskyrus atvejus, kai nėra kito būdo.

 

[Santa]

Kaip jis ar ne, turi laiko žiūrint iš išorės Xilinx yra nulis.Faktas, kad
viduje ir šlepetės eksponatų teigiamą turėti laiko paslėptas vėlavimo FS
juoda dėžutė.Kas atsitiks su kitu grandines nei Xilinx FPGA yra kita istorija.
Kiekvienas lustas statytojas gali pasirinkti prekybos turėti laiko daugiau steigti laiko ar ne.
Paprastai, dizaineriai pirmenybę nulio turi laiko sąskaita didesnis sukurti laiko
išvengti baimės lenktynes tarp grandinės su skirtingomis laiko problemą
versus (dažniausiai) temperatūros ir VCC pakeitimus.

Iš kitos temos, jei pagal vartais laikrodis, jūs tai laikrodis iš
Kombinatoryczny logika, kiekvienas dizaineris sužino, kad tai greičiau ne savo sąskaita.
Mano atveju, ši diena yra labai labai toli į praeitį, ir prieš Xilinx egzistavo ...

 

[bibo1978]

Santa wrote:

Kaip jis ar ne, turi laiko žiūrint iš išorės Xilinx yra nulis.
Faktas, kad

viduje ir šlepetės eksponatų teigiamą turėti laiko paslėptas vėlavimo FS

juoda dėžutė.
Kas atsitiks su kitu grandines nei Xilinx FPGA yra kita istorija.

Kiekvienas lustas statytojas gali pasirinkti prekybos turėti laiko daugiau steigti laiko ar ne.

Paprastai, dizaineriai pirmenybę nulio turi laiko sąskaita didesnis sukurti laiko

išvengti baimės lenktynes tarp grandinės su skirtingomis laiko problemą

versus (dažniausiai) temperatūros ir VCC pakeitimus.Iš kitos temos, jei pagal vartais laikrodis, jūs tai laikrodis iš

Kombinatoryczny logika, kiekvienas dizaineris sužino, kad tai greičiau ne savo sąskaita.

Mano atveju, ši diena yra labai labai toli į praeitį, ir prieš Xilinx egzistavo ...

 

[Santa]

Oi!Sorry, I
didn't know you had mėlyna kraują.

<img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Samulsis" border="0" />Aš bijau, aš tada turi nutraukti nesutinkanti su jumis.

Gerai, Xilinx Lied, jų FPGAs turi daug Laikydami laiko, aš nežinau
su paskutiniais šiek tiek apie tai, kaip vartų laikrodis, aš geriau parašyti savo prisiminimus
Daugiau draugiški vaikinai ir ...Aš tikrai wstydzę Aš bandė padėti jums

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Liūdnas" border="0" />

.

 

[bibo1978]

Ok thanks santa jūsų didelė pagalba, kurios, be abejo, aš nenoriu, tačiau defenetly norėčiau susitikti su jumis kitą Sau, savo baltas lokys.
Į mūsų klausimą
AS power_twq sakė, ir gali atitikti vidaus holdtime naudojant vidaus vėlavimas "ir tai veiks bet kurią technologiją".tačiau yra daug kitų būdų, kaip tai padaryti
Taip pat galite naudoti DLL ir IOBDelay elementas "arba iškarpinę AGRINDINĖS" IOBDELAY yra visi Xilinx high-end FPGAs iki V4 "arba naudojant IDELAY elementas V4, kuris yra dinamiškai konfigurowalne kai kuriais atvejais,
Tačiau jeigu yra išduoti labai greitai perduoti duomenis "622 MHz LVDS pavyzdžiui" yra ne V4 FPGA ir netgi gali daryti savo duomenis recapturing naudojant viduje atidėtas versijos sąnaudų ir tinkamas FMV "tai gali būti padaryta AGRINDINĖS ir FPGA ", tiesiog šis metodas gali būti naudojamas, kai jūsų DLL Jitter nepakanka laikrodžio greitį arba IOBDELAY" Xilinx "tiesiog yra labai didelis.