Neteisingų takai / Kritinės takai

[dBUGGER]

Sveiki visi, su FPGA projektavimo kaip priskirti kai kuriuos kelius, klaidingų kelių ar kelių dviračių takai arba kritinius kelius ir tt? Kur mes nurodyti šią informaciją ir kaip. Dėkojame, Nuoširdžiausi linkėjimai,

 

[tut]

Visi šie suvaržymai gali būti papildomas Apribojimai failą. Xilinx atveju, jie gali būti papildomas UCF (Vartotojo apribojimas failą). Gali padėti šias nuorodas: http://toolbox.xilinx.com/docsan/xilinx7/books/data/docs/cgd/cgd0027_6.html http://toolbox.xilinx.com/ docsan/2_1i/data/common/sim/sim3_5.htm Jei UR naudojant ALTERA / kt, konsultuojasi su vartotojo instrukciją įvesti apribojimus .. Tikiuosi, jis padeda .. Tut ..

 

[Johnson]

dBUGGER: Prieš "P & R, ką jums reikia padaryti jūsų sintezės programinę įrangą. Kas sintetinti programinę įrangą jūs naudojate?