Mar 19, 2002 #1 G gedou Guest mes žinome, kad VHDL yra bendrinis mechanizmas raštu sparametryzowane models.But, mes galime daryti tą patį ir verilog? Jei taip, tai kokiu būdu?
mes žinome, kad VHDL yra bendrinis mechanizmas raštu sparametryzowane models.But, mes galime daryti tą patį ir verilog? Jei taip, tai kokiu būdu?
Mar 19, 2002 #3 J jimjim2k Guest Labas Į "parametrized modulių" mūzą galėtų jums padėti. Paieška neto turtingą rinkinį dokumentų. Jei nepavyko rasti vertingų pavyzdžių, aš parašyti jums save.TNX
Labas Į "parametrized modulių" mūzą galėtų jums padėti. Paieška neto turtingą rinkinį dokumentų. Jei nepavyko rasti vertingų pavyzdžių, aš parašyti jums save.TNX
