"nepatentuotos mechanizmas", verilog?

G

gedou

Guest
mes žinome, kad VHDL yra bendrinis mechanizmas raštu sparametryzowane models.But, mes galime daryti tą patį ir verilog? Jei taip,
tai kokiu būdu?

 
Labas

Į "parametrized modulių" mūzą galėtų jums padėti.

Paieška neto turtingą rinkinį dokumentų.
Jei nepavyko rasti vertingų pavyzdžių, aš parašyti jums save.TNX

 

Welcome to EDABoard.com

Sponsor

Back
Top