nemokamai aukšto lygio sintezatorių (SystemC)

[salma ali bakr]

Sveiki, Ar yra kokia nors nemokama aukšto lygio sintezatorių konvertuoti SystemC į VHDL arba verilog arba netlist ar įrangos aprašymas rūšiuoti?! Ačiū iš anksto, Salma

 

[AdvaRes]

Labas Salma, išbandyti šį vieną: http://www-ti.informatik.uni-tuebingen.de/ ~ SystemC / download_content.html Advares!

 

[salma ali bakr]

Thanks a lot, bet atlieka tai, ką aš noriu priešais ... jis transformuojasi VHDL į SystemC!

 

[muhammad_ali]

žr. CatapultC http://www.mentor.com/products/esl/high_level_synthesis/catapult_synthesis/

 

[mobile-it]

Manau, nėra laisvos aukšto lygio sintezatorių įrankis, nes jei mes (FPGA bendruomenės) norite sukurti FPGA sintezė įrankiai turime žinoti apie bitfiles, kurie naudojami "konfigūruoti" specifikacija FPGA's su programa, kurią plėtoti už Pavyzdžiui SystemC. Šis specifikacijų nėra iš FPGA gamintojų ...

 

[muhammad_ali]

Hello folks, aš noriu paminėti, kad nuo mentoriaus Katapulta sintetina tik į C / C + + VHDL arba verilog arba SystemC

 

[gliss]

Katapulta nėra nemokama vistiek. Nemanau, kad ten yra ką nors panašaus, galite gauti nemokamai.

 

[salma ali bakr]

bet jei tas dizainas yra perkeliamas į registrą lygis ir modeliuojama, pavyzdžiui, Xilinx sistema generatorius ... tada konfigūruoti iš FPGA yra labai arti! sistemoje generatorius, galite generuoti DTL netlist, tada imtis projekto ISE ir atsisiųsti jį į FPGA (su visais įsipareigojimus teikti informaciją nurodyta sistema generatorius) ...

 

[AdvaRes]

bet jei tas dizainas yra perkeliamas į registrą lygis ir modeliuojama, pavyzdžiui, Xilinx sistema generatorius ... tada konfigūruoti iš FPGA yra labai arti! sistemoje generatorius, galite generuoti DTL netlist, tada imtis projekto ISE ir atsisiųsti jį į FPGA (su visais įsipareigojimus teikti informaciją nurodyta sistema generatorius )...

Sveiki, Salma, Hi all, Aš manau, kad tai gera idėja, bet manau, kad įrankių daug iš skirtingų pardavėjų yra naudojami ir gali atsitikti taip, nesuderinamumo tarp jų kai kuriais atvejais. Šis if you dont apsvarstyti misalignement įvestas SystemC-VHDL Kompiliavimo tarp pradinio discription ir generuoja VHDL. Prašome, jei kas nors turi išbandyti šią techniką praneškite mums apie jos efektyvumą.

 

[karikalan_t79]

nėra laisvos konverteris šiuo metu

 

[C4Cheema]

ROCCC jo laisvą opensource c -> HDL konverteris pabandyti