Need Help with testbench naudojant grotelės programinė įranga

[david119]

Hi everyone,

I'm using grotelės puslaidininkių's ispLEVER starteris programinė įranga darbui su FPGA projektą.Tai mano pirmasis FPGA projektas ir aš nežinau, kaip skaičiuoti funkcinis modeliavimas patikrinti logika naudojant VHDL šabloną.

Aš įdėti VHDL šabloną, kad programinė įranga gaminama žodį ir pridėti jį.Yra trys įėjimai laikrodis, iš naujo, ir sklende.Ir yra 29 outputs.Produkcija yra dvejetainis forma laiko 0:00:000.Kaip ir chronometras.

Mano problema yra ta, kad aš nežinau, ką įtraukti į VHDL šabloną.Man reikia sukurti nuolat laikrodžio signalas, po to periodiškai iš naujo ir sklende signalus.

Any help dėkingas

Thanks in advance

 

[lucbra]

Hi there,

Keletas patarimų:
1.Pridėti procesas, kuris apibūdina jūsų laikrodis.
2.pridėti dirgiklius (teigti / DE-teigti reset & sklende)
3.pažvelgti į rezultatus elgesys