[Need help] Verilog modelių problemos

[cheelgo]

Labas,
Aš ne tai, kad familar verilog imitavimo modeliais,

------
padlib.v
------
modulis padlib (...);
input ...;
galia ..;

viela ...;

...

...

"ifdef CVE
BUF # 0,001 (...);
`kitas
arba # 0,001 (...);
"endif

endmoduleKlausimas:

jei aš tik noriu, kad jėgos šį modelį naudoti CVE dalis, Kaip galiu konfigūruoti,

galiu naudoti rinkinys CVE tiesakas nors gali padėti.
Thanks in advance?
Cheelgo

 

[AlexWan]

Bet simuliatorius yra neprivaloma ir " define makro ...".Jūs galite rasti išsamią informaciją apie VCS / ncverilog / ncsim / ModelSim / ...-help.

 

[RP]

Labas,

Aš ne visai suprantu jūsų klausimą.Bet jei bandote nustatyti
verilog modulį, naudojant sudarytojas Pirmykštė kaip "# define CVE".

RP,