E
elektro-eng
Guest
http://www.pldesignline.com/showArticle.jhtml?articleID=210601830&cid=NL_pldl
Gerai, kad žmonės ne Achronix puslaidininkių pagaliau wyjdzie slaptas būdas ir leapt į centro scenoje pranešti, kad jie jau pradėjo laivybos pasaulyje sparčiausiai FPGAs.
Į Speedster šeima, su SPD60 (pronounced "Speedy-60"), kaip savo pradinę narys naudojasi Achronix patentuota picoPIPE greitinimo technologiją pristatyti greičiu iki 1,5 GHz, kuris yra tris kartus padidinti efektyvumą sparčiausiai esamų FPGAs.The folks at Achronix pasakyti, kad ankstyvuoju jų dalyvavimo klientai jau rado sėkmės Speedster paraiškų reikia AGRINDINĖS panašaus veikimo, pavyzdžiui, tinklai, telekomunikacijos, bandymo ir matavimo, šifravimo ir kiti aukštos kokybės programas.Šių rūšių paraiškoms yra ideali pasiruošti Speedster šeimos FPGAs.
FPGAs kad paleisti greičiau nei asics?
Dabar turėti ant savo skrybėlės, nes aš ketina pasakyti scary žodis ...asinchroninius!Ten, I've said it ir I'm not ashamed at all.That's right; pagrindinis audinys iš Speedster FPGA yra asinchroninius, taip panaikinant bet kokius apribojimus, susijusios su pasaulio laikrodis paskirstymo.Galutinis rezultatas yra tai, kad Speedster FPGAs galės vykti sparčiau nei daugelis Standartinis Mobilieji asics kaip pavaizduota toliau:Įvertinusi pasakė, Speedster FPGAs yra sinchroninio savo I / O sąsaja, todėl jie atrodo kaip bet kuri kita lustas, kiek tai susiję su išorinio pasaulio atžvilgiu.
Esamos DTL kodas ir priemonės vis dar dirba
Dabar jūsų Kelio Suskubo reakcijos gali būti kažkas panašaus: "Gera kalno, aš neturiu laiko mokytis, kaip sukurti asinchroninius dizaino!"Na nebijau, nes jums nereikia.Tai kur ko pradėti labai, labai protingai.
Nors tai tiesa, kad pagrindinės Speedster audinys asinchroninius, ji taip pat remiasi tradiciniais 4 įvesties išvaizda lenteles (Luts), atminties blokus, skleidėjai, ir kt.Skirtumas yra tas, kad jame nėra jokių registrų per se; visus elementus į Speedster audinys yra atskirti (arba prijungtas / susiję, priklausomai nuo jūsų požiūriu) savarankiškai datuotų asinchroninius mikro-vamzdynas etapais, žinomas kaip picoPIPE technologijos .
Kad tikrai kietas dalykas yra tas, kad Jums nereikės pritaikyti savo DTL kodas (Verilog ar VHDL) su Achronix įgyvendinimo reikmes.Tiesiog vardan pavyzdį, leidžia spėti jūs dirbate dėl esamos konstrukcijos, kad iš pradžių buvo skirtos AGRINDINĖS įgyvendinimą.Let's tolesnio pavojingumo yra spėjimas, kad šis projektas apima keletą laikrodis domenus su mišiniu vartais laikrodžiai ir nuimkite vartais laikrodžiai.Ar tai bus problema?Jokių rūpesčių (kaip sakoma "žemyn pagal"), nes priemones iš esmės atmesti laikrodžiai vistiek.
Kaip panaikinti, tai reiškia, kad naudojant Speedster FPGAs į prototipą savo AGRINDINĖS dizainai yra labai lengva, nes galite naudoti tą patį DTL kodas abu.Bet ...kodėl nerimauti sukurti AGRINDINĖS visais?Daugeliu atvejų jums gali nuspręsti, kad Speedster FPGA yra geriau įgyvendinti sprendimą jūsų paraišką.<img src="http://i.cmpnet.com/pldesignline/2008/09/ach-03.jpg" border="0" alt=""/>Dabar viena problema, kad mes paprastai matyti, kai naujas prietaisas architektūrų galinio jų bjaurusis vadovai yra poreikis pirkti, mokytis, ir naudoti keistam ir puikūs apartamentai naujų nuosavybės, ir (dažnai) Buggy priemones.Na, dar kartą mes turime atsižvelgti į mūsų skrybėlę ne į vaikinai ir gals ne Achronix, nes jie
jau atkreipė dėmesį į šį susirūpinimą, taip pat ...
Iš tiesų, Achronix bendradarbiauja su pagrindiniais sintezės pardavėjai padaryti pramonės standartus priemones ir metodus, suderinamus su Speedster šeimos.Dizaineriai galite naudoti savo esamus Verilog ir VHDL dizaino.Į Achronix APS aplinka palaiko ir Synopsys (anksčiau Synplicity) Synplify Pro ir Mentor Graphics "Preciziškumas sintezė įrankiai RTL sintezę.Be to, Achronix APS aplinka suteikia visas būtinas priemones fizinio įgyvendinimo, efektyvumo optimizavimo, laiko analizė, modeliavimas, derinti ir prietaiso programavimo.
Daugiau informacijos apie Speedster šeimos
Pirmasis narys į Speedster šeima, SPD60, didžiuotis
47040 Luts, 144 x 18Kbit Blokuoti RAM, 735 kbits kūrimo Distributed RAM, 98 18x18 reiškėjų, 8 x 5GBps SerDes, 20 x 10.3Gbps SerDes, 4 x DDR2/DDR3 Kontroleriai, 16 PLLs, ...ir sąrašas tęsiasi.
Į Achronix picoPIPE greitinimo technologiją greičiu kelią duomenų juda per FPGA audinys.Kai nėra pasaulio laikrodis, kad picoPIPE etapuose naudotis paprasta Handshake protokolų veiksmingai kontroliuoti duomenų srautus,
o tai labai pagerino veiklos rezultatus, visi kartu naudojant standartinę RTL projektavimo įvežimo ir dirba susipažinę FPGA įrankiai.Iki sukabinimo ši naujoviška technologija, kurios 10,3 Gbps serializer / deserializer (SerDes) palengvinti aukštos sistemos našumo ir integruotos DDR2/DDR3 valdikliai didelio greičio atminties sąsajos su Speedster šeimai užtikrina I / O greitis atitinka jos negrąžintos pagrindinės efektyvumą.Prietaisas pagamintas TSMC Didelio našumo 65 nm, G CMOS procesą.
Į Speedster 10,3 Gbps SerDes palaiko daug greitųjų sąsajos, tokios kaip PCI Express (kartos 1 ir 2), Gigabit Ethernet, CEI-6G, 10 Gbps užpakalinėje pusėje, XAUI, XFI, Serial Greitojo IO ir Infiniband.Speedster FPGAs taip pat DDR2/DDR3 fizinio sluoksnio ir kontrolierius remti atminties sąsajos greitis iki 1066 Mbps.standartinės duomenų kelio sąsajos,
taip pat PCI / PCI-X, SPI-4.2, SFI-4.1 ir HyperTransport taip pat palaikė.
Kainos ir laisvas
Atsižvelgiant į tai, kad jie
ką tik oficialiai paskelbė apie savo veiklą, žmonės ne Achronix turi tikrai nukentėjo žemės veikia, nes tiesioginio pardavimo biuruose JAV, Pietų Korėja ir Japonija,
be to, jie sako, kad pasaulinės prekybos, aptarnavimo, ir platinimo kanalas Achronix FPGAs jau buvo patvirtinta ir apmokyti visų kitų pagrindinių rinkų.
Tomas kainų už Speedster FPGA šeimai svyruoja nuo mažiau kaip $ 200 iki $ 2500.Norėdami gauti daugiau informacijos, prašome susisiekti su folks at Achronix (www.achronix.com) ir pasakykite jiems: "Maks sako Labas".
Gerai, kad žmonės ne Achronix puslaidininkių pagaliau wyjdzie slaptas būdas ir leapt į centro scenoje pranešti, kad jie jau pradėjo laivybos pasaulyje sparčiausiai FPGAs.
Į Speedster šeima, su SPD60 (pronounced "Speedy-60"), kaip savo pradinę narys naudojasi Achronix patentuota picoPIPE greitinimo technologiją pristatyti greičiu iki 1,5 GHz, kuris yra tris kartus padidinti efektyvumą sparčiausiai esamų FPGAs.The folks at Achronix pasakyti, kad ankstyvuoju jų dalyvavimo klientai jau rado sėkmės Speedster paraiškų reikia AGRINDINĖS panašaus veikimo, pavyzdžiui, tinklai, telekomunikacijos, bandymo ir matavimo, šifravimo ir kiti aukštos kokybės programas.Šių rūšių paraiškoms yra ideali pasiruošti Speedster šeimos FPGAs.
FPGAs kad paleisti greičiau nei asics?
Dabar turėti ant savo skrybėlės, nes aš ketina pasakyti scary žodis ...asinchroninius!Ten, I've said it ir I'm not ashamed at all.That's right; pagrindinis audinys iš Speedster FPGA yra asinchroninius, taip panaikinant bet kokius apribojimus, susijusios su pasaulio laikrodis paskirstymo.Galutinis rezultatas yra tai, kad Speedster FPGAs galės vykti sparčiau nei daugelis Standartinis Mobilieji asics kaip pavaizduota toliau:Įvertinusi pasakė, Speedster FPGAs yra sinchroninio savo I / O sąsaja, todėl jie atrodo kaip bet kuri kita lustas, kiek tai susiję su išorinio pasaulio atžvilgiu.
Esamos DTL kodas ir priemonės vis dar dirba
Dabar jūsų Kelio Suskubo reakcijos gali būti kažkas panašaus: "Gera kalno, aš neturiu laiko mokytis, kaip sukurti asinchroninius dizaino!"Na nebijau, nes jums nereikia.Tai kur ko pradėti labai, labai protingai.
Nors tai tiesa, kad pagrindinės Speedster audinys asinchroninius, ji taip pat remiasi tradiciniais 4 įvesties išvaizda lenteles (Luts), atminties blokus, skleidėjai, ir kt.Skirtumas yra tas, kad jame nėra jokių registrų per se; visus elementus į Speedster audinys yra atskirti (arba prijungtas / susiję, priklausomai nuo jūsų požiūriu) savarankiškai datuotų asinchroninius mikro-vamzdynas etapais, žinomas kaip picoPIPE technologijos .
Kad tikrai kietas dalykas yra tas, kad Jums nereikės pritaikyti savo DTL kodas (Verilog ar VHDL) su Achronix įgyvendinimo reikmes.Tiesiog vardan pavyzdį, leidžia spėti jūs dirbate dėl esamos konstrukcijos, kad iš pradžių buvo skirtos AGRINDINĖS įgyvendinimą.Let's tolesnio pavojingumo yra spėjimas, kad šis projektas apima keletą laikrodis domenus su mišiniu vartais laikrodžiai ir nuimkite vartais laikrodžiai.Ar tai bus problema?Jokių rūpesčių (kaip sakoma "žemyn pagal"), nes priemones iš esmės atmesti laikrodžiai vistiek.
Kaip panaikinti, tai reiškia, kad naudojant Speedster FPGAs į prototipą savo AGRINDINĖS dizainai yra labai lengva, nes galite naudoti tą patį DTL kodas abu.Bet ...kodėl nerimauti sukurti AGRINDINĖS visais?Daugeliu atvejų jums gali nuspręsti, kad Speedster FPGA yra geriau įgyvendinti sprendimą jūsų paraišką.<img src="http://i.cmpnet.com/pldesignline/2008/09/ach-03.jpg" border="0" alt=""/>Dabar viena problema, kad mes paprastai matyti, kai naujas prietaisas architektūrų galinio jų bjaurusis vadovai yra poreikis pirkti, mokytis, ir naudoti keistam ir puikūs apartamentai naujų nuosavybės, ir (dažnai) Buggy priemones.Na, dar kartą mes turime atsižvelgti į mūsų skrybėlę ne į vaikinai ir gals ne Achronix, nes jie
jau atkreipė dėmesį į šį susirūpinimą, taip pat ...
Iš tiesų, Achronix bendradarbiauja su pagrindiniais sintezės pardavėjai padaryti pramonės standartus priemones ir metodus, suderinamus su Speedster šeimos.Dizaineriai galite naudoti savo esamus Verilog ir VHDL dizaino.Į Achronix APS aplinka palaiko ir Synopsys (anksčiau Synplicity) Synplify Pro ir Mentor Graphics "Preciziškumas sintezė įrankiai RTL sintezę.Be to, Achronix APS aplinka suteikia visas būtinas priemones fizinio įgyvendinimo, efektyvumo optimizavimo, laiko analizė, modeliavimas, derinti ir prietaiso programavimo.
Daugiau informacijos apie Speedster šeimos
Pirmasis narys į Speedster šeima, SPD60, didžiuotis
47040 Luts, 144 x 18Kbit Blokuoti RAM, 735 kbits kūrimo Distributed RAM, 98 18x18 reiškėjų, 8 x 5GBps SerDes, 20 x 10.3Gbps SerDes, 4 x DDR2/DDR3 Kontroleriai, 16 PLLs, ...ir sąrašas tęsiasi.
Į Achronix picoPIPE greitinimo technologiją greičiu kelią duomenų juda per FPGA audinys.Kai nėra pasaulio laikrodis, kad picoPIPE etapuose naudotis paprasta Handshake protokolų veiksmingai kontroliuoti duomenų srautus,
o tai labai pagerino veiklos rezultatus, visi kartu naudojant standartinę RTL projektavimo įvežimo ir dirba susipažinę FPGA įrankiai.Iki sukabinimo ši naujoviška technologija, kurios 10,3 Gbps serializer / deserializer (SerDes) palengvinti aukštos sistemos našumo ir integruotos DDR2/DDR3 valdikliai didelio greičio atminties sąsajos su Speedster šeimai užtikrina I / O greitis atitinka jos negrąžintos pagrindinės efektyvumą.Prietaisas pagamintas TSMC Didelio našumo 65 nm, G CMOS procesą.
Į Speedster 10,3 Gbps SerDes palaiko daug greitųjų sąsajos, tokios kaip PCI Express (kartos 1 ir 2), Gigabit Ethernet, CEI-6G, 10 Gbps užpakalinėje pusėje, XAUI, XFI, Serial Greitojo IO ir Infiniband.Speedster FPGAs taip pat DDR2/DDR3 fizinio sluoksnio ir kontrolierius remti atminties sąsajos greitis iki 1066 Mbps.standartinės duomenų kelio sąsajos,
taip pat PCI / PCI-X, SPI-4.2, SFI-4.1 ir HyperTransport taip pat palaikė.
Kainos ir laisvas
Atsižvelgiant į tai, kad jie
ką tik oficialiai paskelbė apie savo veiklą, žmonės ne Achronix turi tikrai nukentėjo žemės veikia, nes tiesioginio pardavimo biuruose JAV, Pietų Korėja ir Japonija,
be to, jie sako, kad pasaulinės prekybos, aptarnavimo, ir platinimo kanalas Achronix FPGAs jau buvo patvirtinta ir apmokyti visų kitų pagrindinių rinkų.
Tomas kainų už Speedster FPGA šeimai svyruoja nuo mažiau kaip $ 200 iki $ 2500.Norėdami gauti daugiau informacijos, prašome susisiekti su folks at Achronix (www.achronix.com) ir pasakykite jiems: "Maks sako Labas".