naudojimo laikui

[bekirhakan]

Hi everybody ...

Turiu guestion.Noriu gaminti laikui naudoti
VHDL.Jeigu įėjimo signalo kilimo '1 'iš '0', išėjimo signalo
turi kilti "1" nuo "0", po 5 sekundžių.Jeigu įėjimo signalo
priklauso "0", nuo "1", išėjimo signalas turi būti priskirtas "0", nuo "1", po
5 sekundes.Kaip aš galiu pateikti tai laikui?Jei galite man padėti,
Jūs make me happy.

Thanks in advance ...

 

[Sfinksas]

Hi vyras,

naudoti žodį "po"

Pažvelkite

http://www.gmvhdl.com/delay.htm

Iki

 

[voho]

Labas

Ši įmonė yra paprastas keitiklio su vėlavimu
PADALINIŲ inv YRA
Uostas (
I1: Į bit;
O1: OUT BIT
)
Pabaiga pavardę inventorizacijos;
ARCHITEKTŪRA single_delay OF inv YRA
BEGIN
O1 <= ne I1 po 5 ns;
Pabaiga single_delay;

 

[voho]

Labas

Vėlgi pavyzdys

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />PADALINIŲ ir2 yra
Generic (Trise: Delay: = 10 ns;
tfall: Delay: = 8 NS);
Uostas lygyje;
B lygio;
C: OUT lygiu);
Pabaiga ir2;ARCHITEKTŪRA behav OF ir2 YRA
BEGIN
viena: procesas (a, b)
BEGIN
IF (= '1 'ir B = '1') then
c <= '1 'AFTER Trise;
ELSIF (= '0 'OR b = '0') THEN
c <= '0 'AFTER tfall;
ELSE
c <= "X" po (Trise tfall) / 2;
END IF;
PROCESO PABAIGA vienas;

Pabaiga behav;

 

[bekirhakan]

Hi all ...

Norėčiau pasinaudoti šia programa sintezės
FPGA.Manau, "po" sąlyga yra naudojama tik
modeliavimo.Am I right?Ir aš noriu naudoti
vėlinimas 5 sekundes ir 10 sekundžių.

laisv ...

 

[ydao]

Teisingai, "po" sąlyga yra naudojami tik imitavimas.Taigi, matote, jis negali remtis kalbos kaip ilgas delsimas įvyksta tarp ouput signalai ir sąnaudas.Taigi jūs turite ieškoti prietaiso paramą.Gal norėčiau naudoti BUF ar kitų kombinacyjnych logika įgyvendinti 5 ns vėlavimas.Galų gale, tai nėra geras būdas ir tiksli nedelsiant bus temperatūra santykinis.

 

[Moira]

kai yra nenaudinga sintezės.

Mačiau straipsnis ABT kaip vėlavimas.

aukšto dažnio CLK bus naudojama disko perėjimo registre
indėlis yra signalo u wanna delsimo
configurating registrą pagal vėlinimo signalą.
produkcija atidėti signalą.

tačiau šis metodas bus sukelti klaidos, todėl galime resample duomenų CLK signalo.

 

[Al Farouk]

Štai ką norite, tvirtinama syntheziable kodas nedelsiant elementas apkrova yra signalo įvesties ir išvesties, yra padaryta viena.pakeisti skaitiklis ilgis gauti dufferent vėluoja
(Delay = CounterLengthxClok laikotarpis)
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą