multicycle kelią soc.

Z

zzczx

Guest
Naudoti soc daryti Bal, bet Jis pranešė, daug pažeistos.Po skaityti pranešimą, radau atrodo soc susidurti neatpažįsta multicycle kelias apribojimas DC scenarijų.

dalis DC suvaržyti
Kodascreate_clock-name) (CLK laikotarpio 14.000000 \

signalo (0.000000 7.000000) [get_ports CLK ()]

set_input_delay-max 8.700000 parą CLK () [get_ports (DA)]

set_input_delay-min 7.000000 parą CLK ()-add_delay \

[get_ports (DA)]

set_multicycle_path 2-setup-end-nuo [get_clocks CLK ()] \

-per [get_ports (DA)]

set_output_delay-max 8.000000 parą CLK () [get_ports (DB)]

set_output_delay-min 6.000000 parą CLK ()-add_delay [get_ports (DB)]

 
pat gali būti, kad jums nebuvo apkrovos apribojimus teisingai.Patikrinti laiko apribojimų nuorodą.

 
Soc nėra jokios klaidos pranešimą, ir sako, kad skaityti multicycle successly.

Ar galite suteikti daugiau užuominą apie tai?

labai tau ačiū.

 

Welcome to EDABoard.com

Sponsor

Back
Top