Momentinė - VHDL

[kumar_eee]

Turiu Halfadder modulis ... Noriu Pilnas padidinimas naudojant Halfadder modulis ... Kaip implemnt jį VHDL ?....

 

[Renjith]

Sveiki, naudojant 2 halfadders ir gali įgyvendinti fulladder. prisijungti 2 įėjimai į pirmą halfadder ir prisijunkite 3. įvesties ir "Sum" išėjimo iš pirmųjų halfadder į antrąjį halfadder. "Sum" rezultatas 2. halfadder bus fulladder "Suma" produkcija. Naudokite ARBA vartų gauti "atlikti" iš signalo. Prijunkite "atlikti" iš pirmojo ir antrojo halfadders tai ARBA vartų gauti visą padidinimas "Vykdyti" iš.

 

[barkha]

Naudojant half padidinimas kaip visą padidinimas pirmasis dizainas pusė padidinimas komponentas. Naudojant 2 pusdieniams įtaisų ir vienos ar vartų įgyvendinti visą padidinimą. ========= Pusė padidinimai ========================= biblioteka IEEE; naudoti IEEE.std_logic_1164.all; SUBJEKTAS half_adder YRA JUNGTIS (A, B: IN std_logic; Suma, teismas: iš std_logic); END half_adder; ARCHITEKTŪRA myadd APIE half_adder YRA BEGIN Suma

 

[ikru26]

subjektas FULL_ADDER yra uosto (A_IN, B_IN, C_IN: į BIT; SUM C_OUT: iš bitų); pabaigoje FULL_ADDER; architektūros STRUKTŪRA FULL_ADDER yra - komponentą deklaracijų komponentas XOR_2 uosto (A, B: į BIT; Z: iš BIT) ; pabaigoje komponentas; komponentas AND_2 uosto (A, B: į BIT; Z: iš bitų); pabaigoje komponentas; komponentas OR_2 uosto (A, B: į BIT; Z: iš bitų); pabaigoje komponentas; - konfigūracijos specifikacijas visiems : XOR_2 naudoti subjektas WORK.XOR_2 (algoritmas); visiems: AND_2 naudoti subjektas WORK.AND_2 (algoritmas); už O1: OR_2 naudoti subjektas WORK.OR_2 (algoritmas); - Signalo deklaracijų signalo S1, S2, S3: BIT; Pradžia - Komponentas Instantiations naudojant pavadintas asociacijos X1: XOR_2 uosto žemėlapyje (=> A_IN, B => B_IN, Z => S1); X2: XOR_2 uosto žemėlapyje (=> S1, B => C_IN, Z => SUM ); A1: AND_2 uosto žemėlapyje (=> S1, B => C_IN, Z => S2); A2: AND_2 uosto žemėlapyje (=> A_IN, B => B_IN, Z => S3); O1: OR_2 uosto žemėlapis (=> S2, B => S3, Z => C_OUT);