ModelSim klaidas

[Salma ali Bakr]

Sveiki, Ar yra būdas sužinoti apie ModelSim klaidų ... Kas verčia juos ir kaip juos pašalinti .... Thanks .... Salma

 

[Matrix_YL]

Žinoma, ten yra būdas ištaisyti klaidas, Pls see rengia ataskaitą ModelSim

 

[samcheetah]

tai priklauso nuo klaidų.gali būti, kad jūsų kodas forget rašyti ir ModelSim suteikia jums sintaksės klaidų.ar gali būti, kad ModelSim wasnt tinkamai įrengti arba yra tam tikrų korupcijos bylas.

Ar galite parodyti apie klaidą ekrano?

 

[Salma ali Bakr]

ačiū už atsakymą .... aš žinau, kad ateina į ataskaitą, bet aš nežinau, ką jis padarė, ir kaip ją išspręsti ...

yra klaidų, tokių kaip:

# KLAIDA: D: / VHDLmodelsim/up1.vhd (105): Nežinomas kodas: op2
# KLAIDA: D: / VHDLmodelsim/up1.vhd (120): Nėra įmanoma įrašai Infikss op: "sll"
# KLAIDA: D: / VHDLmodelsim/up1.vhd (129): Bad dešinėje pusėje užduotį.
# KLAIDA: D: / VHDLmodelsim/up1.vhd (102): byla pareiškimas taikomas tik 16 iš 6.561 bylų.turėtų būti įtraukti kai kurie bibliotekų Maybe, I guess naujausia galima spręsti įgyvendinant kiti .... I am new to VHDL tikrai

Thanks in advance ...

Salma

 

[samcheetah]

Atrodo, kad visos klaidos yra sintaksės klaida.but im really sorry i dont know VHDL tiek i cant padėti, bet aš stengsiuosi.

klaida, kuri sako: "Byla pareiškimas taikomas tik 16 iš 6.561 atvejai" pasakoja, kad jūs didnt apimti visus galimus derinius, kintamieji.Tai paprastai sukelia sintezė užraktai, kuri suteikia problemų statinio laiko analizė.Jūs visada turi apibrėžti kai visų galimų veiksmų ar parašyti pareiškimą, kad pagal nutylėjimą pasako, ką daryti, jei, išskyrus minėtus atvejus.

kodas op2 galėjo būti paskelbta prieš tai naudojamas.kad būtų paprastas klaidą pašalinti.

on line 129 klaida gali būti dėl to iš vieno duomenų tipo kintamojo priskyrimo kito duomenų tipo kintamojo.

Prašome kreiptis į kai VHDL knygos kaip "Circuit Design su VHDL" (galima atsisiųsti iš edaboard) už šias klaidas

 

[ikru26]

buddyyyy .. jos sintaksės klaida

 

[Salma ali Bakr]

Thanks guys .... aš nustatytas klaidas, prieš kelias dienas spėlioti ... Būsiu atidesnė apie mano sintaksė .... bet aš turiu kai kurių problemų, dabar, kaip įgyvendinti ir iki i PC rašau .. .. ji tiesiog nėra prieaugio ir ne supratau, kaip išskyrus proceso .... Nežinau, tiesa, ką daryti .... PASTABA signalas: Aš rašau ne kaip elgesio ... kažkas panašaus Von Neumann procesorius bet visi tik apie RAM, bet patarimo

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />

 

[echo47]

Jei galite mums parodyti mažų uždaro kodo fragmentą rodo, kad problema, nors čia greičiausiai gali jums padėti derinti jį.Please don't open didelio komplekso projektą.

 

[nee_naresh04]

# KLAIDA: D: / VHDLmodelsim/up1.vhd (105): Nežinomas kodas: op2
# KLAIDA: D: / VHDLmodelsim/up1.vhd (120): Nėra įmanoma įrašai Infikss op: "sll"
# KLAIDA: D: / VHDLmodelsim/up1.vhd (129): Bad dešinėje pusėje užduotį.
# KLAIDA: D: / VHDLmodelsim/up1.vhd (102): byla pareiškimas taikomas tik 16 iš 6.561 bylų.If u sudaryti UR kodą ir tada bus matyti vieną compalation ataskaita ... If u surasti bet kaip pirmiau tada klaida. perskaityti akivaizdus ir dukart Clik dėl kiekvienos klaidos, tada u pateks į UR kodas, kur ir padarė klaidą ...