J
jamesyang1209
Guest
Gerbiami grupės,
Turiu du klausimai (yra keletas atžvilgiu):
1.Žinau iškelties fsdb failą stende parašyta verilog, bet kaip apie stende (ir RTL) parašyta VHDL?
2.Siekiant išspręsti minėtą klausimą, įtraukti verilog stende (įdėtas modulis parašyta VHDL).Po dempingo, atidarykite fsdb pagal debussy tik galima pamatyti signalus verilog stende (nematau bet signalai VHDL modulis).Kodėl?
Į verilog stende, naudoti
pradinis pradėti
$ fsdbDumpfile ( "test.fsdb");
$ fsdbDumpvars (bandymas);
pabaiga
Ir aš dedu "Pli novas.dll" į ModelSim galimybių.
Kiekvienas žingsnis aš blogai?
Ačiū.
James.
Turiu du klausimai (yra keletas atžvilgiu):
1.Žinau iškelties fsdb failą stende parašyta verilog, bet kaip apie stende (ir RTL) parašyta VHDL?
2.Siekiant išspręsti minėtą klausimą, įtraukti verilog stende (įdėtas modulis parašyta VHDL).Po dempingo, atidarykite fsdb pagal debussy tik galima pamatyti signalus verilog stende (nematau bet signalai VHDL modulis).Kodėl?
Į verilog stende, naudoti
pradinis pradėti
$ fsdbDumpfile ( "test.fsdb");
$ fsdbDumpvars (bandymas);
pabaiga
Ir aš dedu "Pli novas.dll" į ModelSim galimybių.
Kiekvienas žingsnis aš blogai?
Ačiū.
James.