modelis SIM Klaida: Tarkim rekursinis momentinė

[sriramsv]

Hi guys,

Gaunu šį ModelSim klaida, kai bandau imituoti Mano kodai:# ** Error: (vsim-3036) momentinė gylio '/ ldpc_encoder2 "yra 81.
Tariant rekursinis momentinė.# Regionas: / ldpc_encoder2# ** Error: (vsim-3036) momentinė gylio '/ ldpc_encoder2 "yra 82.
Tariant rekursinis momentinė.# Regionas: / ldpc_encoder2# ** Error: (vsim-3036) momentinė gylio '/ ldpc_encoder2 "yra 83.
Tariant rekursinis momentinė.# Regionas: / ldpc_encoder2# Error loading designHere is my code:modulis Clock (CLK);produkcija reg CLK;pradinispradėtiCLK = 1'b0;amžinai # 5 = ~ CLK CLK;# 500 $ apdaila;pabaigaldpc_encoder2 LD (RES, CLK, s_out);endmodule

modulis ldpc_encoder2 (RES, CLK, s_out);input [15:0] MES;input CLK;output [15:0] s_out;
/ / viela [15:0] s_in;Viela [15:0] q;Viela [15:0] p;Laikrodis C (CLK);D d_ff (. RES (MES),. CLK (CLK),. d_out (q));
SP SP (. S_in (q),. CLK (CLK),. s_out (p));endmodule

D modulis (RES, CLK, d_out);input [15:0] MES;input CLK;produkcija reg [15:0] d_out;Viela [15:0] q;priskirti q = d_out;visada @ (posedge CLK)pradėtid_out <= RES;
pabaiga
endmodulemodulis SP (s_in, CLK, s_out);input [15:0] s_in;input CLK;output [15:0] s_out;reg [15:0] p;

visada @ (posedge CLK)pradėtiP = (p [14:0], s_in);
pabaigapriskirti s_out = p;endmodule

Can anyone please rodo man, kas nutiko.Aš negalite pav it out.

Ačiū

Sriram

 

[Gliss]

Manau, problema yra todėl, kad esate instancija Clock modulis ldpc_encoder2 ir laikrodis ldpc_endcoder2 instancija.I'm guessing Laikrodis turėtų būti aukščiausio lygio todėl, jei komentaras iš 23 eilute:

/ / laikrodis C (CLK);

Ji bus parengti ir imituoti be klaidų.

Be to, jūsų $ apdaila konkurse turi būti kitoje blokas, vienas kitoks nei su # amžinai pareiškimą, ar kada nors jis įpratęs sustoti viena:

Kodas

visada @ (posedge CLK)

pradėti

# 500 $ apdaila;

pabaiga