Modeliavimas

[OvErFlO]

Kaip modeliavimas grandinė su 4,1 Fondas Xilinx?(nėra jokių paketas)
Prisimenu, kad Fondation 2,1 ji egzistuoja ...Kaip aš galiu padaryti?

*****************************************
Prašome neatsakinėti, jei turite naudingos informacijos Įdėti į šį pranešimą.Ačiū

 

[knavekid]

Jums reikia ko nors panašaus Modelis * Sim eiti su juo.Ji yra įtraukta su Foun * mendacijos ISE 3.1i ir 4.1, bet ji ateina į atskiras CD.4,1 ISO į CD nebūtų jis.Pabandykite surasti Mode * lSim ISO ir eik iš ten.

 

[OvErFlO]

Turiu mod els * * im 5,5 SE ir PE bet tai neturi lusto XI * li * NX ....Galite man padėti ...Tnx ...
Žinau versija XE, bet tai ippossible fint tai ...

 

[OvErFlO]

Turiu mod els * * im 5,5 SE ir PE bet tai neturi lusto XI * li * NX ....Galite man padėti ...Tnx ...
Žinau versija XE, bet tai neįmanoma fint tai ...

 

[Froed]

naudoti ModelSim versiją turite.

imituoti Gate lygio (ty po vieta ir būdas)

išsirašyti verilog netlist.

Tada sudaryti naudojamas Xilinx-technologijos pasirinktą biblioteką.

Leistinoji dizainas su šios bibliotekos ir tada galite imituoti jo

 

[ElekPK]

Aš naudoju Xilinx Dizainas Manager generuoti VHDL failo ir naudoti ModelSim imituoti vartai lygio dizainas

Pasirinkite Dizainas -> Options -> Modeliavimas -> Generic VHDL
Tada pasirinkite Edit Options -> Modeliavimas duomenys Options -> VHDL.Patikrinkite Correlate Modeliavimas duomenys įvesti Dizainas
Modeliavimas Netlist pavadinimas = pavadinimas VHDL failas bus sukurtas (pvz., timesim.vhd)
Dabar jūs turite VHDL faile taip pat reikia labai bylas, kuriose galima rasti xilinxvhdlsrcsimprims kataloge.Padaryti biblioteka simprim į ModelSim (vlib simprim) ir kaupia simprim_Vcomponent.vhd, simprim_VITAL.vhd ir simprim_Vpackage.vhd į šią biblioteką.Dabar galite imituoti vartai lygio dizainas.