Modeliavimas verilog netlists

[hacksgen]

Labas,

Ar kas nors pasakyti kaip galima modeliuoti verilog netlist į Cadence virtuozas redaktoriaus.Turiu verilog modulis, kuris buvo susintetintas į verilog vartai lygis netlist naudojant Synopsys.Noriu imituoti šio elemento lygiu netlist į Cadence be importuojančios šį failą kaip sintezės Schema Cadence.Ar kas nors pasakyti, kaip tai padaryti.

Aš bandė modeliuoti, sukurdama funkcinis požiūris į šio elemento lygiu netlist ir sukurti simbolį ir naudoti THT ir modeliavimo tikslais schematiškai.Tačiau tai nepadeda man.

Bet, ką turėčiau daryti idėjų?

Ačiū

 

[cafukarfoo]

Hi Hackgen,Manau turite trūkstamą elektros jungtimi, skirta jūsų loginio elemento.

Pavyzdžiui
Jūs galite peržiūrėti loginį elementą iš savo bibliotekos.Jis gali turėti VDD ir GND PIN.

Įsitikinkite, kad turite prisijungti tuos VDD ir GND PIN teisingai.

Jei ne, jūsų išėjimas visada bus '0 ', nes vartai ne galia iki.

Hope this help.

 

[hacksgen]

Labas,

Aš prijungtas powersupplies.Schematiškai lygis modeliavimas veikia puikiai, bet jis yra per lėtas.Noriu daryti vartų lygio tikrinimas synthesiszed netlist į Cadence.

Ačiū