modeliavimas akis diagrama DDR atminties

B

Buenos

Guest
labas

Aš bandė imituoti DDR atminties autobusu: procesorius ir atmintis SODIMM, ne 400MT / s, 64 bitų pločio.
Aš turėjau problemų su adresą autobusu.Adreso magistralė yra problemiškas, nes visi apie atminties modulis lustai pakrovimo jį tuo pačiu metu.tai nėra duomenų autobusas.

taip, pirma i sumodeliuoti ji, kai aš pridedamas vieno atminties lusto IBIS failą modulis kaiščių.Rezultatas EYE diagrama atrodė gražiai.vėliau aš priskiriamas EBD failą į atminties modulį iš atminties pardavėjas, ir imituoti kartą.Rezultatas atrodo nenaudinga.I mean it wouldnt darbo prototipas.
Vienas svarbus dalykas: kartais aš laiškus, pin38 iš U5 neturi jokio failo pavyzdys ...(U5 yra modulis tikriausiai)

I used serija ir lygiagrečių galų, bet man teko kelis kartus keisti sluoksnius aplink atmintyje.susiuvimo VIaS yra maždaug kas 0,5 ... 1cm.Aš hyperlynxx modeliavimo.

taip, tai kodėl toks blogas rezultatas?kodėl didelis skirtumas?
tai dėl mano PCB?jei taip, tai kodėl ji buvo gera su viena mikroschema IBIS Modell?
Anyway, kas yra negerai?
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 
kur u ėmėsi signalų? ne SODIMM PIN arba IC PIN SODIMM.
ne WHT dažnis ir turi imituoti adresas signalus abiem atvejais?

 
ne PIN SODIMM jos geltonos, ne procesorius PIN, jo raudona.
200MHz.NDR-400, tai adresas autobusų dažnumas: 5ns/bit laiko.Parašytas po 32 minučių:Čia yra nauja modeliavimas: hyperlynx multiboard modeliavimas su atminties modulis hyperlynx failą ir mano PCB hyperlynx failas.
skirtingas kartą.
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 
Paprastai adresas signalo puse taktų dažniui, nes adreso bitų išlieka tos pačios atlikti per takto ciklą, ty jei laikrodis padaryti transistion 1-0 ir 0-1-adresas nebus tai transistions jis išlieka tas pats.
taip imituoti adresas signalas pusėje laikrodis frequecny ir patikrinti signalų.

 
Tai buvo jau įpusėjo!

Duomenų laikotarpis = 2.5ns, adresas laikotarpis = 5ns.
laikrodis laikotarpis yra 5ns: 200MHz refclk.Duomenų perdavimo sparta apie databus = 400MT / s.

 
Mano pasiūlymas yra imituoti duomenų signalas laikrodžio dažnis ir adresas, valdymo signalus pusėje Laikrodžio dažnį.

 
Duomenų perdavimo sparta yra lygi laikrodžio dažnis.jo 2xF_clk.
adresas tarifas = F_clk
bit laikotarpis yra puse signalo dažnis visiems stačiakampės bangos tipo signalus."0.101" = 2 * signal_period = 4 * data_period

Ar jums pasiūlyti imituoti apie pusę dažnio kaip jie veikia?kodėl?dont suprastiParašytas po 23 minučių:Sprawdziliśmy signalas atminties lustas SODIMM
jo daug gražiau:
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top