Mac IP Core Design

[tavidu]

Dabar aš projektavimas Mac (100M/1000M/TBI)
Bet aš susitikti problema.
Kai ne TBI būdas, RX deirection, du laikrodžiai teikia PHY mikroschemų:
RX_CLK_TBI0 ir RX_CLK_TBI1, jie abu 62.5MHz.
Po TBI apdorojimas, RxD, RX_DV, RX_ER yra transmited Mac CORE,
bet kaip sukurti 125MHz sinchronizuoti RxD MAC CORE?

 

[dolby.yang]

Manau, kad reikia išorės CLK šaltinį.

 

[visualart]

Jums gali apversti su augimą ir kritimo kraštas nuo 62.5MHz laikrodis.Tai fittable su 125MHz.

 

["Google"]

[No message]

 

[ashgun]

Naudodami TBI režimas 1gbps būdas, PHY numatyta 2 laikrodžiai, 62,5 MHz, bet, kaip jūs dirbate 125 MHz laikrodis ant jūsų Mac pusėje turėsite naudoti, kad laikrodis būtų sinchronizuoti pagrindinius duomenis apie Mac

 

[tutu_xie]

Mano supratimu:
Visi 100/1000M Mac poreikius išorės 125m CLK išteklius pašarų vidaus PLL, žinote, kai 1GE būdas, Mac taip pat turi siųsti šį CLK su PHY