mažinant vėlavimus iš šnipštas su logika kritinis kelias

[pinkesh2001]

Ačiū Thomson,

Bet manau, yra pagal architektūra RTL pepole sako, kad maršrutas bus didelis kaip logikos lygis negali būti sumažintas.

I m naudojant MAGMA kaip optimizavimo įrankis.

Komandos, kuri ir davė, aš nesu žino, kaip aš nebuvo išdirbtas Synopsys įrankiai.

Ar galima mesti Flipflop kad galėčiau sumažinti vėlavimą, ir taip pat fanout.That flip flop produkcija PIN fanout 500.
Dizainas dirba 180MHz.

Ačiū,

Pinkesh

 

[Thomson]

Nors turinys Minėjote nėra labai aiškus, keletas pagrindinių būdų, kaip spręsti tokio klausimo, yra išvardytos:
(1) sumažinti combinatory logika kuo trumpesnis
(2) naudoti DC optimizavimo įgūdžius, įskaitant set_critical_range arba set_max_delay komandos
(3), mano nuomone, jums reikia geriau keisti savo RTL kodai, kurie yra labiau pakartotinai naudoti ir daugiau galioja sintezė, jei jūsų laikrodis dažnis yra ne toks didelis.Pavyzdžiui, tai yra mažiau nei 500 MHz.Dažnai kitokią kodavimo metodai gali sukurti skirtingas logika.
(4) naudoti naujausias verision DC įmanoma, kurie gali suskaidyti kelias padaryti apkrova sumažinama

 

[pinkesh2001]

Hi all,

Kaip sumažinti nuo 1 flip flop vėlavimą logika.Aš atsižvelgdamas į 1.5N laiko, kol pasiekė, kad logika bcoz kurie mano vangumas tampa blogiausia.

Kaip optimizuoti.
Buforowanie padarė greičiau blogiausias nes jis labai DataPath orientuota bloko ir aukštos fanout su dideliais cap.Its ne multicycle keliu.

Thanks in advance,

Pinkesh