Let's aptarti verilog-pavyzdžiui Opamp

[rambus_ddr]

Galiu rodyti Opamp pavyzdys, bet turiu keletą klausimų apie jų reikšmės klausimas.
Kas Vout yra šio Opamp produkcija.Leiskite mums aptarti jų prasmes.

Taip didžioji dalis verilog-kodas

1 @ (initial_step arba initial_step ( "srovės")) prasideda
2 CL = iin_max / (slew_rate);
3 gm_nom = 2 * "pi * freq_unitygain * Cl;
4 R1 = pelnas / gm_nom;
5 vmax_in = iin_max / gm_nom;
6 pabaigos
7 vin_val = v (vin_p, vin_n) vin_offset;
8 / / GM etape pasukimo
9 I (Vref, teismas) < V (Vref, teismas) / 100e6;
10 if (vin_val> vmax_in)
11 I (Vref, teismas) < iin_max;
12 else if (vin_val <-vmax_in)
13 I (Vref, teismas) < iin_max;
14 kitas
15 I (Vref, teismas) < gm_nom * vin_val;
16 / / dominuojančia Pole
17 I (teismo, Vref) < DDT (CL * V (teismo, Vref));
18 I (teismo, Vref) < V (teismo, Vref) / R1;
19 / / išvedimo etapas
20 I (Vref, Vout) < V (teismo, Vref) / maršrutas;
21 I (Vout, Vref) < V (Vout, Vref) / maršrutas;
22 / / minkštos produkcijos ribojimo
23 if (V (Vout)> vsupply-vsoft))
24 I (teismo, Vref) < gm_nom * (V (Vout, vspply_p) vsoft);
25 else if (V (Vout) <vsoft))
26 I (teismo, Vref) < gm_nom * vsoft;
27 pabaiga

 

[analog_adam]

Hi rambus_ddr;

Man labai įdomu, daug dalykų apie šį kodą.

Visų pirma, aš negalėjo rasti visų mazgų ir elementų tinkamai.Ar turite užpildyti schematiškai idėja?

Be to, aš niekaip negalėjau suprasti Vref įtampos tikslas?Ar turite kokių nors idėjų?Skelbimas po 2 minučių:Aš taip pat nustatė šios verilog-už opamps modelis.

http://www.eda.org/verilog-ams/models/opamp.va

Turite klausimų apie šią dalį kodo idėją;

/ / Output Current apribojimas
byloje (1)
Iout> iout_max: Iout = iout_max;
Iout <-iout_max: Iout =-iout_max;
endcase

Ar žinote, sintaksė čia?

 

[pfd001]

V (Vout, Vref) / Rout < I (Vout, Vref)

 

[analog_adam]

pfd001 rašė:

V (Vout, Vref) / Rout < I (Vout, Vref)