Laisvas Tcl / Tk Remiantis Testbench Generator, VHDL / ModelSim

[mexico_mike]

Anyone interested in vienalytė VHDL testbench generatorius, pabandykite.Kodas yra laisvas daryti, kaip jūs pageidaujate.Jei gerokai priedais, siųskite man naują kopiją per.Jūs turite Tcl / Tk įdiegtas jūsų sistemoje naudoti šią.Įkeltas failas: tb_gen.tcl

 

[Sve]

Thank you!

Citata:On 2002-03-05 02:12, mexico_mike rašė:

Anyone interested in vienalytė VHDL testbench generatorius, pabandykite.
Kodas yra laisvas daryti, kaip jūs pageidaujate.
Jei gerokai priedais, siųskite man naują kopiją per.
Jūs turite Tcl / Tk įdiegtas jūsų sistemoje naudoti šią.Įkeltas failas: tb_gen.tcl

 

[formatrix]

Thank you!
Tai gera informacija.