Laikrodis Duty Cycle korekcija Circuit

[sachinagg77]

Ketinu kurti "Laikrodis Duty Cycle korekcija grandinė", kad galėtų susitvarkyti su pirkimo laikrodžiai ciklas svyravo nuo 20% iki 80% ir išėjimo laikrodis su 50% duty cycle [su 1% paklaida].

Kitas svarbus reikalavimas grandinės Low Jitter veiklos, nes tai grandinė yra skirtas teikti laikrodis aukštos kokybės ADC.

Būčiau dėkingas, jei kas galėtų informuoti mane apie kai relevenat nuoroda pradėti dizainas.

Ačiū
Sachin

 

[jfyan]

Hi Sachin,
Norėčiau dar kartą perskaityti du pranešimai apie laikrodžio ciklas cerrection, viena yra
G J. Maneatis "Low Jitter proceso indépendant DLL ir PLL, kurios remiasi savivaldos šališkas būdai", JSSC VOL.31.NO11, 1996.
kitas
J. Lee, "žemas triukšmo greito užrakto etapas spyna faze linijos su prisitaikanti spartos kontrolė, JSSC VOL35.NO8, 2000.
tikiuosi, kad tai padės.

ENJOY!
Jeff.yan

 

[VVV]

Jei galite pateikti bent du kartus per parą dažnio, tada paprasta flip-flop tai padaryti apgauti gražiai.
Kitu atveju Jums gali manyti, kad PLL, kurio generatoriaus naudojimas suteikia 50% darbo ciklą.Arba, PLL gali važiuoti du greičio ir produkcija vėl gali būti padalinta į dvi naudojant FF 50% darbo ciklą.

 

[sachinagg77]

Ačiū JFYAN už nuorodas.

VVV Ačiū už pasiūlymus.I forgot to mention mano pirminį pranešimą, kad reikia laikrodžio dažnis yra 110MHz.Kaip aš neturiu PLL, kad gali suteikti mažai Jitter produkciją šį dažnį, aš naudoju krištolo generatorius generuoja laikrodžio.Nors crytal generatoriaus galia yra 50% duty cycle, jis skyla į savo kelyje į faktinius duomenis konverteris [dėl valdybos trūkumus ir tt].Bet dar pasiūlymų.

With Regards
Sachin