laiko modeliavimo metu FPGA dizainas srautas

[atid]

Mano supratimu, kad laikas modeliavimas turi būti daroma ne taip lygiai yra FPGA projektavimo procesą.

Rašyti sintezė (elgesio)
Post Vertimo
Rašyti Žemėlapiai
Rašyti vieta ir maršrutas

Ar ši seka yra teisingas?Be to, kai nėra vartų lygio modeliavimo tinkami šioje nuotraukoje?

uždelsimas (atidėtas technologijos)

 

[Ohh]

Asmeniškai aš tai laiko modeliavimo po "P & R.

 

[bibo1978]

Aš paprastai tai dviejų modeliavimas viena RTL lygį ir kitas PAR šį taupo laiką

 

[dkk1980]

po PAR, jei visi laiko apribojimai yra įvykdyti, tai reikia padaryti laiko modeliavimo?

 

[saikat]

Inžinieriai paprastai paleisti laiko modeliavimo po "P & R.
Naudokite teiginių bandymo suolai, siekiant nustatyti, ar laiko parametrus (pvz., įdiegimo metu, turi laiko, protokolo paramets (jei tokių yra!)
Ir tt) yra laikomasi, ar ne.

 

[dkk1980]

hi saikat
ačiū už atsakymą.
Po PAR per šimtą mes galėsime sužinoti, ar visas laikas parametrų (pavyzdžiui, nustatymas, turėti laiko ir tt) yra laikomasi, ar ne.
Tada, kokios papildomos informacijos mes paleisdami laiko modeliavimo po PAR?

Ačiū

 

[bibo1978]

paprastai PAR turėti visų teiginių dar jei sąveikos su išorinių komponentų papildomų uždelsimo laikas įvedamas į sistemą, kuri negali būti ir turi būti įvestas per modelių savo išorinių komponentų ir yra vilkinamas jūsų PCB.
Aš tik noriu atkreipti dėmesį, kad paprastai PAR rezultatai yra netikslūs dėl laiko tai paprastai 10% arba 10% (aš ne matė -10% daug)

Jei nustatėme, kad Jūsų PAR, veikia puikiai, bet realaus projekto neveikia baudos greičiausiai tai dėl kai kurių pažeidimas (10 procentinių klaidų) Jūsų kritiškas kelią, aš turiu pažymėti, kad tai nėra trivialus problemą spręsti ( paprastai jūs turite daugiau nei vieną kelią, kad gali turėti šią problemą), kita vertus, jei jums atsipalaiduoti metu ten paprastai kodą yra labiau tikėtina, kad pavyks be klaidų dėl realaus įgyvendinimo, kaip pirmo žingsnio aš jums rekomenduoju contraint į dizainas su daugiau nei 120% savo faktinio laikrodis greičiu, jeigu jis eina gerai, tai labiau tikėtina, kad sėkmingai įgyvendinant, bet jei laiko yra griežti ir ką tik susitiko su jūsų Rašyti PAR jūsų dizainas greičiausiai nepavyks realaus įgyvendinimo chipscope gali padėti, bet jis laiko (Manau, tai labai naudinga priemonė, jei buvo labai griežti apribojimai) IPT taip pat gali padėti, bet sunku įgyvendinti.
Sėkmės